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樓主: kez366
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[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

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61#
發表於 2009-4-7 01:15:14 | 只看該作者
非常謝謝兩位前輩的分享,小弟目前還在學習中,這真是非常實用的經驗與資料
62#
發表於 2009-4-17 19:36:15 | 只看該作者
很好的東西...很細緻的解說唷~~~
8 L' c' w4 [7 |5 R) `....感謝2樓大大的解說
4 m) Q5 c5 h8 v0 T....感謝3樓大大資料的分享阿...
63#
發表於 2009-4-18 10:16:58 | 只看該作者
谢谢大大的分享,对你的感谢无以言表% Q  z- Z! a, S" F- S6 A
thanks!!
64#
發表於 2009-4-23 13:53:07 | 只看該作者
謝謝大大的分享
6 h# V# r9 b- Z4 w, _很棒的databese
- F2 t8 o; V" l  n) _受益良多唷: J# p6 O9 u( }# g0 `
65#
發表於 2009-5-1 07:31:04 | 只看該作者
最近正好有在學習layout PLL,受益良多啊!
66#
發表於 2009-5-6 18:34:09 | 只看該作者
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
67#
發表於 2009-5-14 23:13:12 | 只看該作者
PLL的layout各个blcok都需要很仔细的考量。
; t: a4 Z0 G% M$ L- ]7 R5 g6 I" A7 Z   首先需要确定一个宽度,通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后,VCO,CP摆一排,如有space,可以放IBAIS,如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排,PFD最好对着CP放,减小PFD的输出到CP的走线长度。! J  w' E3 {! {9 ?7 c, D8 e
1 PFD 要求采用analog方式run过LVS,保证up和dn路径最好并行layout,保持良好的对称性。
0 s! \8 Q% K+ p2 |1 `$ E8 E) b2 CP也要求对称性layout,一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵,最好加sheding。5 S& Z% p9 B8 A! L4 u2 r9 [. k
3 VCO通常采用ring 架构,因此要求每一级之间的走线对称,每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线,已减小彼此间不希望的couple。外层对好加double ring(VCO很怕吵,同时也很容易吵到别人)
68#
發表於 2009-6-12 20:56:43 | 只看該作者
真是受益良多~~# i2 {; d! d4 D
3 s$ J$ r- t. E" v5 y, f感謝大大們的經驗分享~~
4 R4 B, _3 M4 s; r: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X/ e& ^/ B7 H/ r& f& C5 N' ~9 T6 a
數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G; U/ N+ q$ f; V4 I
很受用; i
69#
發表於 2009-6-26 15:19:05 | 只看該作者
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
70#
發表於 2009-6-29 16:53:53 | 只看該作者
真是收穫良多,謝謝分享啊 !!!!!!!!!!!!!!!!!!
71#
發表於 2009-7-13 11:09:38 | 只看該作者
正好需要這份資料來參考!!
5 ^3 g6 E6 ]9 |. Z9 D$ ]* v/ F9 r謝謝大大的分享~~~受益無窮!
72#
發表於 2009-7-16 13:33:57 | 只看該作者
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深,8 G9 z6 I# c0 B: B
感謝您們的分享,讓我增長見聞。
73#
發表於 2009-7-20 19:11:32 | 只看該作者

re

to PLL layout ,要特别注意不同模块之间的干扰问题,像PFD CP都是低频模块,而VCO post divider 则是高频部分。。。
74#
發表於 2009-7-22 15:08:14 | 只看該作者
感謝分享資料,
$ G4 ?0 W) F/ J1 a8 v( u下載回來看看! 2 _7 g6 E% O0 _. Q( E% t6 Y3 l
75#
發表於 2009-7-23 21:30:26 | 只看該作者
好人啊,分享资料,谢谢,正好跟着项目学习
76#
發表於 2009-7-25 23:20:02 | 只看該作者
有見地,學習了~
77#
發表於 2009-8-9 11:36:33 | 只看該作者
多謝你的熱心分享喔有關PLL電路還在學習當中,這真的是很實用的資料
78#
發表於 2009-8-19 11:25:21 | 只看該作者
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
79#
發表於 2009-8-19 21:16:54 | 只看該作者
我的話   是把filter的部分off-chip說
7 o2 _% n6 z+ `' N也就是把他外接在晶片外  
1 @8 f. o# d# A而VCO是核心部分 其餘的block就往右靠吧
1 y& m# G9 g# h" `/ ^& k如果是divider兩端的訊號都會用到下一級的話9 W5 d4 n$ r; A/ c! M; m
那訊號線就盡量等長囉
$ E, a! }3 t* n1 u/ s$ d0 E對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的
8 |4 g5 s9 g+ x* O/ m: j其餘部分   比起來  真的很小....../ d% l: u3 b( f6 l
* A6 S* {, O4 ~8 i, o4 l4 M  q
[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
80#
發表於 2009-8-21 13:59:32 | 只看該作者
感謝2樓大大分享
& @! u( Z5 b+ o: s9 U8 B0 D+ z$ b% Y% D5 R) N: z& ?
最近剛要畫此電路圖
) i  y2 _$ m' P, ]看完後受益良多,希望此版 有開個類似的討論區 在說明區塊放置的位置0 G. \9 K$ M9 h8 J* d
可以讓大家互相切磋學習  感謝
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