verilog問題

posendoh

我開啟一個verilog.v的檔案
開啟這檔案之後,左邊列他的底下又有附加幾個小檔案,
' a% f- U: }' N" D要開啟這些小檔案就在左邊列直接點就好,不需要重新打開檔案
我想問的是,這是要怎樣才會有
是再寫一個程式合起來嗎??還是怎樣??
(有人聽懂我在問什麼嗎??因為我不太知道要怎麼敘述@@)
+ X, v0 A0 G1 x! p$ h% l希望有人懂我的問題並告訴我ㄧ些答案或是提示的 謝謝

小朱仔

問題很籠統,不過猜看看
/ o/ W1 F4 K4 i+ ?" K1.如果附加幾個小檔案也是*.v的話,那就再寫一個Top.v把全部電路合在一起
8 V% B0 ~+ h8 Q- K2.如果附加幾個小檔案是module的話,那就是verilog.v所有電路的子電路集合
8 `6 U" d: _* v1 V  d* A1 V+ }6 M+ s
純屬猜測,參考囉~~

tommywgt

表示你要再加入那些module的source code, 自己寫個放進去也可以

hgby2209

請問您是用什麼 Tool 開此 Verilog .v 檔呢?

tommywgt

我個人偏好UEDIT

kolong

我是用EmEditor...
修改完才用Chip相對應的合成器合成...