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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定, 1 z8 g$ b0 ? h' b
我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...) \& _- x) T9 j3 b6 }
畢竟ESD structure還真的有其困難點在......真的不容易呢,' L4 X7 m+ b) y9 D
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,
1 f. n/ L( ?5 s8 E1 p2 k要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
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9 F3 o* W0 E7 h" f. p不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,9 r) K+ W8 X) q! [7 M0 F
那當然了...若是自己公司裡的designer要設計I/O的話,
# C% ~& |( Q& l8 q; p5 O佈局工程師就也要上場囉!!
* b& l; R e6 n5 R6 h, E D所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,
" B v6 T0 M) E. A& h又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦, 4 g* P$ t. o7 ^- g7 M
老實說真的很辛苦...我自己曾經做過, 所以我知道...
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再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,1 V- i/ w+ |# l; ^1 Q S3 j
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,- G6 L5 {( O* F5 p1 X0 A# Z
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.0 X* |* Y5 i) Q
不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,6 m1 I) s) ]1 T4 x7 c" @; y
這一種就可以自己加進來跑POSTSIM了.3 ^, S6 i1 |: s8 r$ l9 a" y
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
& o! @1 z6 B/ B4 z; D! S, T. L% s- y而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
) x. Y1 O1 j) t9 @( g/ C當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
/ E C3 E; b2 y% |; k) r9 o; o& U- g就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
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我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦, e4 J2 a) e3 H3 y$ _1 c
除此之外, 在core裡面直接接到input/output I/O的device, 1 @9 _& K x/ ` \) H* [ f9 E
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.5 `1 K4 p9 l# e: @ Q& I
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,( W+ l, f1 q6 O. l
與ESD protection有很大相關的東西呢./ v* [- S5 L b3 V" F
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
& q% F; I7 U" O- b) n4 Ycore裡面還要再做internal ESD protection呢??
! ?( H* b* g8 Z/ I- Y: [2 ?---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
/ J6 c: {! x/ z- f2 \! w老師就會說, 他們以前做的時候沒有人這樣做的...
0 D% a2 I O8 K/ _5 E$ h) E---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,0 X. d. O0 U/ S: N' \
就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??
9 j: K; M- S$ ^, F我不知道別的學校怎麼樣...但至少我的老師就是這樣,6 w* z+ B; M9 ]. G9 y
永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...) f; W5 |7 k# F5 A1 y! r9 _* G, x+ {
有時候真的覺得很感慨!0 m# F H% `2 J3 g, X. Z$ c
s: `( O: f" q7 Q說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,
- i4 D- G; x- p: P3 f" H雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
4 }6 B0 X$ k4 s8 m但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑, Z% k1 M/ Q5 p4 b; h% X1 _
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
- [# U% K' Y/ ?據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,
% p+ `0 U$ m h/ w# [5 o如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...) g( k2 G% K6 x9 v* W/ C/ C* R0 O
! {7 X# s; |( Q! H$ u/ ^不知道公司裡的designer都怎麼跑POSTSIM呢?9 W1 ]( n* r# k; k& E
能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?8 C! U0 M1 N+ L4 v' g, }
老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,6 j1 x/ S+ U! u8 A* z1 O
若是自己是在一個project裡的成員, 就負責好自己的block就行了," a. M, B9 |& Z2 _. _: ?+ E
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.7 D# ]$ E/ d3 Y4 z
不過我當時沒想到whole chip的POSTSIM這個問題,& @3 f& u7 T, O: D0 i; ^" i
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...- j7 K: r- i7 n) @
whole chip要跑POSTSIM的話, 是否有含I/O呢?8 l: d2 ~3 h7 ~9 U/ d p
在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...
3 k) l7 [: n: ?. D, l經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...+ a6 [3 @5 \; ?& {$ o! ~# Z
可是我又不想連到CIC用nanosim去跑, h; I9 w* ]3 V
因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??& B1 ~. u8 o5 W; S2 ?. w
' A& L6 H/ b8 s+ D, M
在學校裡跑POSTSIM真是一件令人煩惱的事...
1 V) _( W/ I# g+ c(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)
2 f; R& q& o% n% w. m U N3 m. X" L一整個大囧!! |
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IP卡
狗仔卡
發表於 2007-9-2 08:57:27
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