關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

) i1 n0 c3 J1 D3 |6 m7 D& e另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，
: B8 b3 X4 U; x. f1 f: S+ K: o
1 q9 y. v, y$ K* c) b, [請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析

1 D+ X2 Y1 Z1 C' R5 U5 gVerilog dump VCD :

% U/ }; c$ o: Q# j' E7 Binitial
: b% Y- t) S& G4 J" p/ W  begin
* b/ ?0 z) _8 G' d, I3 G5 A    $dumpfile("dut.vcd");
    $dumpvars;
! P& U& z) D% k( [9 I5 G  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
$ k& k- W, a8 l0 c! |好處是不需要更改原來的testbench
有點久沒用了，如果寫錯還請多多包涵
( q! U& d$ ?4 J& ~+ T2 W* n  v
2 B- x. P  e' Q+ y9 GEx.   run.do
! ~! _3 L) d; J. u( t
vsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
Dumpvars 1, /tb
Dumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file
; @+ s7 H1 r( U  T1 L
use std.textio.all;
use work.string.all;
' J  Q) ^  V% o. o* r% jarchitecture tb of test is
+ O$ O# |* v! v6 n( V   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
begin
     writing_sims: process
0 X  W7 b' j; Q/ e" W9 L         variable buf: LINE; -- predefined access type in TEXTIO
' b% R$ E, Y- w: F     begin
         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
/ r' E) Y4 W6 Z- `' a- X         loop
1 v+ @8 w9 H# f7 d( k* I8 R             wait on CLK;  -- loop execution on every clock edge
  w9 _( V, y8 T& F             WRITE(buf, “Current time = “);
             WRITE(buf, finish_clk);  -- current simulation time
; V2 H9 T: h9 M; w             WRITE(buf, “, clock = “);
             WRITE(buf, clk);
             WRITE(buf, “, in1 = “);
, J  B1 K5 M5 Z1 _/ F& u# K             WRITE(buf, in1);   -- integer type
3 n) ]) x: V- H0 R             WRITE(buf, “, out1 = “);
             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
, S( y" Z' L' i        end loop;
    end process writing_sims;
end tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
此方法不需寫code,只要寫test banch就好了.
) w) M& k/ {/ b+ U, O; XXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
產生VCD方法如下:
: S( J1 f+ S( i
............糟糕......我不會貼圖ㄝ.....
我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
6 s+ o* w5 G5 h' D! W7 ?是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
另外也感謝其他人的回覆跟補充