請問一下關於Xilinx logic gate的關係

小朱仔

想請問一下各位使用FPGA的先進
Xilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
: \% \" b6 S/ K  g# A是System logic gate, CLB, Slices, Flip-Flop... etc..
' j% K! \; _) f* z; L' n不知道這些是否有關係式?
; I( `( N6 g3 y( p4 `% t& _據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
" U. y8 G1 P/ a0 J: u! U請各位先進給與小弟指導一下,謝謝~~

tommywgt

Virtex5
9 b6 H8 K" I$ X8 T+ {: ]/ h  Z2slices = 1CLB
: n( X: O+ b' P) W. }, n2 o: cLUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
每個 Slice 皆有 4 個 6-input LUT
. }' |: ~; E/ A3 {  I: A7 i7 a每個 LUT 皆有一個 Flip-Flop
' I5 H1 }; m1 j- {+ @最高可達550MHz

Virtex4:
LUT 是 4 input, 每個 LUT 有 1 個 output
1 CLB = 4 Slices
每個 Slice 皆有 2 個 4-input LUT
+ D7 d  n% ]5 v5 V$ S0 l最高可達 500MHz
* i4 E; V9 v" Z( Q8 E8 l6 I: u
當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
' P! P6 @$ t4 y) t8 J而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
平均而言, lut6的好處多多囉~~~

小朱仔

感謝tommywgt版大的解釋
. d6 `& Z! o, a+ z原來Virtex5是1 CLB = 2 Slices
, i9 ?$ V$ u# }) L難怪我怎麼算都不對
終於懂一些些了,謝謝~~
8 e4 P; e# }9 ?4 @3 g5 f
- L2 S/ t  N' A& @4 @" r- U

russell

用LUTs來計算,比較能知道用掉多少資源!
如果是IC設計,有錢就買大一點的!驗證用的Virtex,
如果可能要量產,可以考慮cost down的LatticeFPGA,
+ M+ C' ~$ ~% }* B<彥陽科技>
$ P6 [/ ~$ h( g4 N3 rrussellhsu@pmaster.com.tw