DC/DC converter 的要如何推動 Power MOS?

mt7344

在設計 DC/DC converter 時，往往推動 Power MOS 時，其 Rising & Falling time 經常會影響轉換效率! 我的問題如下:
1. 較佳的 Rising & falling time 如何? 請依你的設計和實際出來的經驗回答唷
2. 通常 SPICE 與製程常常會有一些的差異 你們事後如何玩完成此較佳的情況?
3. 製程的變異  影響的情況  是如何? 有沒有辦法事先避免?
感謝大家唷!!

finster

在作DC-DC時,Power MOS可為外掛,也可為On-chip的形式
如果為外掛的Power MOS時,需要外掛Power MOS的SPICE model來作SPICE分析,同時,外掛的Power MOS會有比較大的寄生電容,同時,也可流過比較大的電流,不過,變數較多,而且有很多未知的變數會無法預料,較難設計
而若為On-chip的Power MOS,最大的電流乃受限於chip的die size和metal width,不過,若用on-chip的Power MOS,比較容易控制,且較易設計,同時,它的寄生電容遠比外掛的Power MOS小很多

介紹兩種Power MOS的形態之後,接下來來說明推動Power MOS的問題
要推動Power MOS,一般都是用Buffer,而要推Power MOS,最難考慮的便是Buffer的推力而設定到多強
誠如剛剛介紹的,Power MOS可外掛,也可為On-chip,若為On-chip,那就很好作,試幾次就知道Buffer的推力要到幾級才行,但如果Power MOS為外掛的話,除了要考慮封裝的寄生效應,同時也要評估外掛Power MOS 的不確定因素與寄生電容,所以,Buffer的強度與推力就要有很大的可變空間才行
接下來,Buffer推Power MOS的rising time和fallin time的最佳化問題
其實,真正的重點不在Buffer推Power MOS的rising time和falling time,因為Buffer一定要推的動Power MOS,同時,rising time和falling time也要愈小愈好,但,愈小的rising time和falling time,相對的所引起的瞬間反向電感電流也會特別大,不過,rsing time和fallingtime要愈小,也亦即Buffer也要愈大,通常,若為外掛的Power MOS會定出其rising time和falling time,只要在規格內即可
再者,封裝技術的好壞會影響寄生電容電感的好壞,所以,這些估算除了外掛的Power MOS外,封裝廠的資料取得也是一個考量因素之一
而如果要考量到製程上的變異問題,在作模擬時,將TT/FF/SS/FS/SF五種情況皆納入模擬,同時並作各種電壓和溫度的變化,如此一來就可確保performance

而之所以會說Bufer推Power MOS的rising time和fallig time並不是重點乃是因決定效率的另外一個很重要的因素在於non-overlap clock circuit,又或者有人稱作dead-time control,或者shoot-through control等等不同的名詞,但作用乃在控制Power MOS的ON/OFF的時間差,這個時間差會決定效率,同時,也會影響到Power MOS有否燒毀的可能性,故而,一般都是探討如何作到動態控制這個ON/OFF的時間差,而甚少探討Buffer推動Power MOS的rising time/falling time

Yazu

Hi Finster大師:
我想請問一下，若製程變異用5個corner加上各個電壓、溫度等變化，一般你們會完全這樣做嗎? 會不會太保守了，因為例如2.5v(或其它低電流狀況)與溫度125 degree應該不會同時發生，一般會如何取捨而同時能保有"completeness"(就是說這些模擬可以使自已放心)?
thanks

finster

我不是大師,請別這個樣子稱呼我

關於Yazu的問題,以前作analog circuit design時,如DAC,PLL等,我只作三個corner變化,然後溫度用最高和最低,其工作電壓是10%的變化,如2.5V的工作電壓,其變化就為2.25V,2.5V,2.75V這三種
但,後來作DC-DC時,我是5個corner變化,同時,每個corner都會從-25度C一直掃到200度C,至於工作電壓,會從最低電壓再加上corner+最低到最高溫度變化的各種組合
之所以在DC-DC會比較嚴謹的simulation,這是因為DC-DC它的工作電壓通常會比較大,如我之前作過從2.5V ~ 12V,也有3.3V ~ 40V的規格,因為你不知道廠商會用在那一個電壓範圍,所以工作電壓就必需每0.1V都要作simulation
再者,DC-DC需要提供大的負載電流,所以chip內部的溫度會因為提供大電流時就會特別地高,故而通常都會有thermal shut-down的機制存在,所以,從-25度C掃到200度C就變成是不能省的simulation,當然,有些製程廠可能不會提供到200度C的SPICE model,不過,高溫的simulation是作DC-DC或者LDO不能夠少的動作
再來,為何要作到5個corner的simulation,這點是因為製程的緣故,一般來說,作DC-DC或者LDO所需要的製程不外乎是0.5um或者高壓製程,愈不先進的製程,其製程廠的機器設備愈老舊,同時製程所帶來的誤差也愈大,同時,高壓製程的控制因為本身使用較老舊的機器(如0.5um製程的低,高壓元件是5V,18V,其中18V的元件需用同樣0.5um的機器),而且元件要有較高的耐壓,其製程的控制參數誤差會遠比低壓來的大很多,所以,若是作DC-DC或者LDO,儘可能作到5個corner的simulation,藉由電路的設計功力和simulation來彌補製程廠的製程飄移

Yazu

Hi Finster,
多謝你的經驗分享，所以的確幾乎是都模擬到了，但這真的是有不易最佳化的問題(面積、效能…)，也就是說，為了確保chip可以work，有許多可行的解都被捨棄了。說的清楚一些，晶圓廠提供model，如果電壓/電流是x變數，溫度是y變數，大家就掃x-y space，將x，y視為獨立變數，但真正的空間或許是x-y space中的一個圓，但因為不知道這個圓如何界定(或許是界定的成本太高)，所以寧可錯殺一百，不可放過一人的策略。無論如何，你的經驗相當寶貴，多謝啦!