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好多的問題~~~7 v! M3 s4 w7 N+ Z0 c, |9 d+ Y+ p
- d, \( Z: u- w* g# p) s
1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是) Z$ _+ X" y; `
std_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...9 D1 } K/ y+ w3 V# ?
bit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子. {! k. D4 N6 H, h: i/ r# b
這些東東都宣告在1164 package內
% u$ Q3 f1 E [9 T% t6 ]
7 p' t" Z1 j* K! ^2. 1個bit時請用單引號, 超過1個bit時請用雙引號
+ ?5 ?: {$ l% r, O; s4 H; ?- e( L/ a* `. Y/ P0 G4 y
3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.* i# J1 I3 e3 y+ M
( W2 k: ]6 S* z4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助
: X$ A% n: `! U9 e3 z
3 S, U; d$ J% i* B: k3 {( m5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些& l/ A' ~9 a8 k. s& V% I$ c5 l
& W8 O G9 M* n+ k/ \以上, 希望有幫助 |
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