設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ncverilog仿真中的问题...
返回列表 發新帖
查看: 3367|回復: 1
打印 上一主題 下一主題

[問題求助] ncverilog仿真中的问题...

[複製鏈接]
跳轉到指定樓層
1#
發表於 2007-7-13 15:33:09 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在ncverilog下仿真# l' N* W4 d  S4 \/ M* {
报如下的错2 N' O( ^" m4 r  j
! N7 z  K8 K* `& o# Y
sc_cosim.cpp:818: failed assertion `f'7 L( m, x, k: F6 S: R; H5 P  g
ncsim: *internal* (Unexpected signal #6 (Abort), program terminated).% G0 ^- M- |+ o3 y; E
*** tbsc ERROR: TB_SIM_FAILED5 r/ `7 e9 a0 Y# p5 E+ }
) B- `2 E7 w- _: R
1 L: t: j3 h/ Q+ M+ h- t2 p
请问,这个中断是出现在什么地方的错误??
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂頂 踩踩 分享分享
回復

使用道具 舉報

2#
 樓主| 發表於 2007-7-13 15:48:15 | 只看該作者
這個問題是在實例化BFM糢塊的時候,報的錯誤...
! ]) D, y( ?2 V" p# k; }+ L) ?) m4 s( O7 Z. w' l
我檢查暸很多遍BFM,沒找到原因..鬱悶..
回復 支持 反對

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-17 02:41 PM , Processed in 0.106513 second(s), 18 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表