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Cadence益華電腦針對台積公司設計參考流程11.0版 推出TLM導向設計與驗證、3D IC設計與完善整合的DFM功能
, ^4 [) O$ Q* }' W& X' \; U) z兌現系統至晶片實現(System to Silicon Realization)的新願景 以高效率的設計流程 為採用台積公司先進製程之客戶實現更快量產時程並降低開發成本
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2010年6月18日; 新竹台灣 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布,TLM (transaction-level modeling) 導向設計與驗證、3D IC設計實現以及整合DFM等先進Cadence®設計技術與流程,已經融入台灣積體電路製造股份有限公司 (以下簡稱台積公司) 設計參考流程11.0版中。這些Cadence益華電腦的技術有助於28奈米TLM到GDSII進行複雜的晶片設計、設計實現、驗證與簽核(signoff)。Cadence益華電腦針對台積公司設計參考流程的擴增部分,幫助雙方客戶在最短的設計時程下,實現複雜的高效能、低功耗、混合訊號晶片,更支援了Cadence益華電腦所提出的 EDA360策略。Cadence益華電腦支援嶄新的設計參考流程,即是為實現EDA360產業新願景,而完成最新里程碑的展現。
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8 g3 m, }7 x9 l0 g1 s「Cadence益華電腦與台積公司的合作,幫助雙方客戶轉移到更高階的萃取與先進製程,同時並降低開發成本。」台積公司設計建構行銷處資深處長莊少特表示:「台積公司設計參考流程11.0版添加了Cadence益華電腦軟體工具與解決方案, 藉由ESL設計與驗證以及3D IC整合成為主流製程的一環,廣泛地解決重要的設計議題,更提高了設計生產力。」$ u& L, x: M; Z3 g2 Z! {
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EDA360願景需要整個電子生態系統的共同合作,才能夠兌現系統至晶片實現(System to Silicon Realization) 的新產業境界。Cadence益華電腦對台積公司設計參考流程的貢獻,能夠幫助客戶快速建立、重複利用並整合大型數位、類比和混合訊號IP區塊,以更快速、更高成本效益來達成這些目標。 |
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