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[市場探討] TSMC與CADENCE共同合作 為無線IC設計提供65奈米的製程設計套件與完備的設計流程

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發表於 2007-7-5 08:14:48 | 顯示全部樓層 回帖獎勵 |倒序瀏覽 |閱讀模式
這次合作結合了台積公司製程技術與Cadence益華電腦類比與RF設計方法  實現成功的RF/SoC設計
; w. p' `7 n( L0 ^http://www.cadence.com.tw/post/c ... lists=318&gets=& x, A: c) S; {4 l8 I

  N) j9 X1 P6 e. G( ~; T9 Q4 X2007年7月4日台灣新竹訊 –全球電子設計創新領導廠商Cadence益華電腦(NASDAQ:CDNS)與台積公司(TSMC) (NYSE:TSM)今天宣佈雙方在奈米無線設計上的技術合作成果:全新的台積公司 65奈米RF製程設計套件(Process Design Kit: PDK)。這個套件提供了無線IC設計工程師,一個與全新Cadence® Virtuoso®客製化設計平台相容,以及可下載RF、類比與混合式訊號(RF與AMS)設計流程的示範套件 (demonstration package)。這套台積公司全新的製程設計套件與Cadence益華電腦最卓越的RF/AMS設計方法,提供客戶必要的設計基礎,並協助客戶使用業界頂尖的製程技術,迅速展開無線晶片系統(SoC)設計。 4 b* I4 I0 E# Y" D
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台積公司設計服務行銷處副處長吳國雄表示:「這次的合作成果,讓無線晶片設計師現在能夠擁有一套週延、跨平台、前後段緊密結合的設計工具、設計方法與製程技術,針對整合度高的65奈米RF與AMS IC設計,讓更短、可預測的設計週期得以實現。台積公司製程技術與程式資料庫(libraries),結合Cadence益華電腦的設計流程,為無線SoC設計人員提供端對端的完整解決方案。」   C  i# N  F! t6 ?
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這套全新的台積公司 65奈米RF 製程設計套件與Cadence RF/AMS設計流程的示範套件均可支援Cadence Virtuoso客製化 IC設計平台。這些示範套件中的電路已經過Cadence AMS Methodology Kit與Cadence RF Design Methodology Kit模擬環境與平台的驗證,並且在65奈米技術上都能夠與台積公司的製程設計套件相容。RF與AMS設計流程示範套件是兩家企業間持續合作的一環,目的是建立與強化週延的設計基礎架構。這次合作的主要目標是支援先進SoC IC設計師,以及使用數位、類比、混合訊號與RF技術的無線與網路連線設備的設計團隊。
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這個示範套件提供台積公司 65奈米針對RF與AMS block creation的的設計範例、應用手冊與設計方法文件,以及範例電路資料庫 (包括完整的執行方法與流程,涵蓋模擬、設計建立與分析),讓設計師能夠以實際的設計來驗證完整的Virtuoso前後段流程。全新的Virtuoso IC架構65奈米RF 製程設計套件,與台積公司的NexsysSM 65奈米低耗電量標準元件資料庫(standard cell library)均可透過台積公司網站下載。
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Cadence 益華電腦Industry Alliances部門團隊協理George Kuo表示:「Cadence益華電腦與台積公司均瞭解65奈米無線IC設計流程示範套件等專案的合作,能夠提供更全面的解決方案,為設計社群提供優勢。這次的成果,讓我們能夠為無線設計師改善先進SoC的設計品質與可預測性。我們期望持續進行這項技術合作,並且強化特殊應用的設計方法。」
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+ ]  B& P5 H# c# o9 ^3 x  F, m提供方式
) P2 \0 G- p& A: ~1 q* B( y$ v# T% @自2007年7月1日開始,設計人員可透過Cadence網站存取示範套件。
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 樓主| 發表於 2008-7-21 13:44:38 | 顯示全部樓層

Cadence為台積電設計參考流程 9.0版 實現最快速的40奈米製程技術量產時程

全球電子設計廠商Cadence益華電腦宣布將針對台積電40奈米製程提供自動化、前段到後段完整的高良率、具功耗效率的設計流程,協助設計人員實現更快的產品量產時程。  @- c. \3 E- b, s
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Cadence藉由設計參考流程9.0版,將功能拓展到台積電40奈米製程,涵蓋曝光顯影實體分析和更佳的統計靜態時序分析等功能。此外,Cadence版的台積公司設計參考流程支援Si2共通功率格式 (CPF) 已超過1年,現在更整合全新功能到Cadence低功耗解決方案,協助提供快速且提升晶片設計精確度的低功耗設計。" [5 @0 q' D0 U! ?# l, }2 y
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Cadence透過台積電設計參考流程9.0版提供全新的直覺式半世代製程設計流程,支援台積公司40奈米製程技術;包括支援40奈米佈局與繞線規則、完整的可測試性設計(design-for-test)流程、漏電與時序、統計訊號完整性時序分析、階層架構曝光顯影實體/時序與漏電分析、階層架構與同步關鍵區域分析與最佳化、具CMP意識的區塊RC萃取、clock buffer佈局最佳化、multi-mode multi-corner分析,以及階層化金屬填充(dummy metal fill)等。; N5 k! @2 X, g

9 Q. W3 @* T$ n5 o9 b6 o台積電近日在Power Forward Initiative出版品「低功耗設計的實務指南 – CPF的使用經驗」中使用一個章節的篇幅,詳細說明了Cadence低功耗設計方法的實際運用。這份指南已經由Power Forward Initiative於2008年3月出版,並被下載2,500多次。最新的低功耗設計線上指南,可以免費在Power Forward Initiative 網站免費下載。
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