TSMC與CADENCE共同合作 為無線IC設計提供65奈米的製程設計套件與完備的設計流程

jiming

這次合作結合了台積公司製程技術與Cadence益華電腦類比與RF設計方法  實現成功的RF/SoC設計
4 Y! }( q1 E2 ~; Ihttp://www.cadence.com.tw/post/c ... lists=318&gets=

9 f$ a4 b/ I% l% P& m2007年7月4日台灣新竹訊 –全球電子設計創新領導廠商Cadence益華電腦(NASDAQ：CDNS)與台積公司(TSMC) (NYSE:TSM)今天宣佈雙方在奈米無線設計上的技術合作成果：全新的台積公司 65奈米RF製程設計套件(Process Design Kit: PDK)。這個套件提供了無線IC設計工程師，一個與全新Cadence® Virtuoso®客製化設計平台相容，以及可下載RF、類比與混合式訊號(RF與AMS)設計流程的示範套件 (demonstration package)。這套台積公司全新的製程設計套件與Cadence益華電腦最卓越的RF/AMS設計方法，提供客戶必要的設計基礎，並協助客戶使用業界頂尖的製程技術，迅速展開無線晶片系統(SoC)設計。

# y0 C4 D) J# l4 T; A6 ~4 t台積公司設計服務行銷處副處長吳國雄表示：「這次的合作成果，讓無線晶片設計師現在能夠擁有一套週延、跨平台、前後段緊密結合的設計工具、設計方法與製程技術，針對整合度高的65奈米RF與AMS IC設計，讓更短、可預測的設計週期得以實現。台積公司製程技術與程式資料庫(libraries)，結合Cadence益華電腦的設計流程，為無線SoC設計人員提供端對端的完整解決方案。」
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: [+ ]# ?& Q( f+ K# ^這套全新的台積公司 65奈米RF 製程設計套件與Cadence RF/AMS設計流程的示範套件均可支援Cadence Virtuoso客製化 IC設計平台。這些示範套件中的電路已經過Cadence AMS Methodology Kit與Cadence RF Design Methodology Kit模擬環境與平台的驗證，並且在65奈米技術上都能夠與台積公司的製程設計套件相容。RF與AMS設計流程示範套件是兩家企業間持續合作的一環，目的是建立與強化週延的設計基礎架構。這次合作的主要目標是支援先進SoC IC設計師，以及使用數位、類比、混合訊號與RF技術的無線與網路連線設備的設計團隊。

) E, Z$ }9 i3 p  }$ _6 D. d% ?這個示範套件提供台積公司 65奈米針對RF與AMS block creation的的設計範例、應用手冊與設計方法文件，以及範例電路資料庫 (包括完整的執行方法與流程，涵蓋模擬、設計建立與分析)，讓設計師能夠以實際的設計來驗證完整的Virtuoso前後段流程。全新的Virtuoso IC架構65奈米RF 製程設計套件，與台積公司的NexsysSM 65奈米低耗電量標準元件資料庫(standard cell library)均可透過台積公司網站下載。

# W7 Y9 @* |9 @Cadence 益華電腦Industry Alliances部門團隊協理George Kuo表示：「Cadence益華電腦與台積公司均瞭解65奈米無線IC設計流程示範套件等專案的合作，能夠提供更全面的解決方案，為設計社群提供優勢。這次的成果，讓我們能夠為無線設計師改善先進SoC的設計品質與可預測性。我們期望持續進行這項技術合作，並且強化特殊應用的設計方法。」

提供方式
自2007年7月1日開始，設計人員可透過Cadence網站存取示範套件。

jiming

全球電子設計廠商Cadence益華電腦宣布將針對台積電40奈米製程提供自動化、前段到後段完整的高良率、具功耗效率的設計流程，協助設計人員實現更快的產品量產時程。

Cadence藉由設計參考流程9.0版，將功能拓展到台積電40奈米製程，涵蓋曝光顯影實體分析和更佳的統計靜態時序分析等功能。此外，Cadence版的台積公司設計參考流程支援Si2共通功率格式 (CPF) 已超過1年，現在更整合全新功能到Cadence低功耗解決方案，協助提供快速且提升晶片設計精確度的低功耗設計。

Cadence透過台積電設計參考流程9.0版提供全新的直覺式半世代製程設計流程，支援台積公司40奈米製程技術；包括支援40奈米佈局與繞線規則、完整的可測試性設計(design-for-test)流程、漏電與時序、統計訊號完整性時序分析、階層架構曝光顯影實體/時序與漏電分析、階層架構與同步關鍵區域分析與最佳化、具CMP意識的區塊RC萃取、clock buffer佈局最佳化、multi-mode multi-corner分析，以及階層化金屬填充(dummy metal fill)等。
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台積電近日在Power Forward Initiative出版品「低功耗設計的實務指南 – CPF的使用經驗」中使用一個章節的篇幅，詳細說明了Cadence低功耗設計方法的實際運用。這份指南已經由Power Forward Initiative於2008年3月出版，並被下載2,500多次。最新的低功耗設計線上指南，可以免費在Power Forward Initiative 網站免費下載。

heavy91

Cadence益華電腦低功耗解決方案雀屏中選
納入創意電子(Global Unichip)的PowerMagicTM 低功耗設計方法中

     創意電子的PowerMagic TM 65奈米設計方法佐以
             一貫以CPF為基礎的Cadence益華電腦低功耗解決方案

2009年9月14日 ; 台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，創意電子(Global Unichip Corporation，GUC)將以CPF為基礎的Cadence低功耗解決方案，整合至其PowerMagicTM設計方法中，協助客戶將複雜的低功耗ASIC設計實現最佳化。
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" C' t3 I' n( h. d2 S創意電子在PowerMagicTM設計方法，針對ASIC設計驗證與實現，整合Cadence®低功耗解決方案 (包括Cadence Encounter® RTL Compiler、Encounter 數位設計實現系統(EDI)與Encounter Conformal® Low Power)，以及其內部自行開發的設計工具，開發出完整一貫流程的低功耗ASIC設計流程，包括先進的動態電壓頻率調整(dynamic voltage frequency scaling，DVFS)技術。而這關鍵技術能夠在同一晶片上實現多重可變電壓(voltages)的電壓區塊(power domain)，也能夠在無需顛峰效能時降低電路電壓。
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創意電子設計服務副總經理謝紀強表示：「經由我們的工程設計人員實際測試及實作，Cadence益華電腦低功耗解決方案足以順利完成65奈米製程、千萬電晶體的低功耗晶片設計最佳化，同時也正確地完成10個以上電壓區塊與50個電壓模式的設計及驗證。」「Cadence益華電腦低功耗解決方案和我們的PowerMagicTM設計方法相輔相乘，完美的整合讓低功耗設計實現與驗證更有效率，並協助ASIC設計工程師解決複雜的低功耗設計議題。」
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Cadence益華電腦低功耗解決方案從早期的設計規劃開始，涵蓋前端設計、合成與實體設計實現，提供設計到signoff的完整流程方法；在每個階段都能夠透過功耗估計與分析而實現一致性與收斂。除了設計實現之外，更佐以完整的靜態、動態與正規功耗驗證技術，以達成前後一致
0 K" C9 t, d, a2 f, r(closed-loop)的驗證方法。這個完善整合、高度自動化、具備功耗意識的解決方案，不僅擁有業界頂尖設計服務支援，亦獲得以功耗為焦點的業界聯盟，如業界最大的功耗聯盟(Power Forward Initiative)與Si2低功耗聯盟等的支持。


Cadence益華電腦數位設計實現研發資深副總裁徐季平表示：「創意電子在PowerMagicTM方法中納入Cadence益華電腦低功耗解決方案，讓設計團隊實現了絕佳生產力與品質躍升，也協助客戶提供卓越的低功耗設計能力。」「這個最佳拍檔一定能夠為創意電子的客戶創造最高的價值。」


9 ?1 _: s1 D4 C: E' I0 ^! l6 l' _. L[ 本帖最後由 heavy91 於 2009-9-14 02:17 PM 編輯 ]

tman2018

thanks .......................................................................

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全球電子設計創新領導商益華電腦 (Cadence)宣布，擴大在台積電(TSMC)65奈米整合式簽核(signoff)標準作業(Integrated Signoff Flow)中的工具支援，導入RTL Compiler、EDI System、QRC Extraction與Encounter Timing System實現訊號完整性。遵照TSMC整合式簽核(signoff)標準作業流程中通過完善驗證、編寫與紀錄的程序，雙方的客戶現在能夠針對65奈米設計，以可預測而且更短的量產前置時間，建立RTL-to-GDSII前段到後段的流程。

創意電子(Global Unichip)是台積公司開放式創新平台(Open Innovation Platform)生態系統成員之一，與TSMC和Cadence協力測試整合式簽核(signoff)標準作業流程。創意電子設計服務副總裁謝紀強表示，從2008年起，我們運用以Cadence為基礎的流程，每年成功投產二十幾個65奈米設計專案。我們在整合式簽核(signoff)標準作業流程上與TSMC和Cadence通力合作，提供進一步強化設計流程效率的絕佳良機，而這也是我們成就更多客戶成功案例不可取代的關鍵。
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TSMC設計建構行銷處資深處長莊少特表示，要能成功地進行低功耗、高效能SoC晶片設計實體驗證，雙方的客戶都需要經業界驗證並認可有效的最佳方法，並為晶片設計的量產做好準備。為了達到這個目標，TSMC與Cadence密切合作，將其晶片設計實體驗證與RC萃取功能整合到我們的流程中，進一步擴大了TSMC整合式簽核(signoff)標準作業流程中的EDA工具支援。
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Cadence資深設計實現研發副總裁徐季平博士也表示，Cadence與TSMC一直保持密切的合作關係，確保設計團隊能夠運用我們的解決方案，加速完成其設計目標。我們的客戶藉由EDI System與RTL Compiler，能夠享受兩種世界級產品所帶來的優勢：一為EDI System與RTL Compiler針對大尺寸、高效能晶片所提供的實體合成與設計收斂功能，二則是以TSMC整合式簽核(signoff)標準作業流程而實現設計的世界級製造品質。

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擴大產業合作並推出新產品系列讓客戶能夠迎擊與日俱增的威脅邁向電子業界的創新未來

2010年4月28日; 加州聖荷西 – 全球電子設計創新領導廠商Cadence益華電腦今天發表適用於半導體業界的全新願景 – EDA360。Cadence益華電腦針對系統設計開發，勾勒出以應用為導向(application-driven)的方向，為半導體與電子設計自動化(EDA)社群針對電子產業的不斷擴大的「Profitability Gap (獲利鴻溝)」挑戰，提出一項解決方案。  
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EDA360願景在聖荷西科技博物館(The Tech Museum)活動中發表。根據此願景，隨著系統與半導體公司紛紛投入轉型，即便是最知名的企業也受到巨大的影響。而EDA業界現在正處於十字路口，唯有改變才能繼續維持成功、自主的市場模式。若未能改變，EDA業界就會為了解決現在與未來日益複雜的問題而耗盡心力。若要下載EDA360願景白皮書的完整版本，請至：http://www.eda360.com
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! g0 E8 [, R% G' b) O4 n# i" v改變的需要

  J) {& Q* Q3 t9 U儘管先進的行動運算應用以及其他電子產品的市場需求仍十分龐大，但實際上開發的過程卻讓技術創新捉襟見肘。以傳統分工開發的流程來說，先開發硬體，然後才是作業系統(OS)，接著才是產品應用。雖然硬體與OS完全整合，應用面的考量卻被桎梏在已經處理好的硬體/軟體平台中。
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此外，越來越多專注於應用產品創新與差異化的新進業者加入市場，讓歷史悠久的電子公司遭遇許多挑戰。現在這些新進業者要求半導體供應商提供「application-ready」的平台，具備行動運算等特定應用的硬體與軟體。EDA360能直接滿足生態體系中這種轉變的需求，勾勒以應用為導向的開發模型，其中硬體的設計與開發可配合滿足產品應用需求為目標。  

One Laptop per Child創始人兼董事長Nicholas Negroponte表示：「身為改變產業經濟與技術的組織創始者，讓我們有機會能夠為大眾提供更多機會，我也持續關注其他業者的動向。」「Cadence益華電腦擁有新的願景和模型，能夠徹底改變微處理器產業、甚至各種消費者覺得理所當然的產品市場與成就。EDA360宣言勾勒出引人注目的願景。」

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立刻行動：Cadence益華電腦擴大產業技術合作，以及新產品對EDA360的支援

為了支援這個產業願景，Cadence益華電腦今天也發表兌現EDA360願景的第一個行動 – 擴大技術合作與推出新產品系列，以促進創新電子產品的設計與開發領域中的普及。這些行動包括：

' }. l  T* U# a5 ^2 a) z引領邁向系統實現的生態體系
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2 ?7 b: U6 w  o' l- Q1 U雖然以應用為導向的系統設計能夠讓客戶解決極度複雜而且困難的工作，卻沒有任何一家公司能夠提供完善整合系統硬體與軟體的所需全部工具。EDA360願景的關鍵就是，整個生態體系的運作，能夠協助客戶面對當前與未來市場壓力挑戰，並獲得利益與創造利潤。為兌現EDA360中「系統實現(system realization)」承諾， Cadence益華電腦第一步與Wind River宣布技術合作，以整合Cadence® Incisive® Software Extensions與Wind River的Simics虛擬平台為目標。這項合作將使得工程師們能夠在硬體誕生之前，就在虛擬平台上開發電子設計，能夠規畫、管理、強化、檢查和監控硬體/軟體使用狀況，提高系統工程師的生產力。這種絕佳的合作針對提高系統層級時間可預測性、同時降低成本的優勢，展現無比的重要性，而這項首開先河的合作也代表Cadence系統實現生態體系未來有更多合作夥伴加入。」  
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- F. ]$ x( x/ q' fWind River策略長兼Simics事業部總經理Vincent Rerolle表示：「電子業界必須順應情勢變遷，才能夠延續過去30年來絕佳創新的輝煌歷史。」「合作式生態體系的作法，讓設計團隊能夠挑選最適合自己獨特需求的元件，是實現開放式、標準化解決方案的絕對必要，能夠降低成本進而獲得最大利潤。Cadence系統為基礎的產品陣容與Simics整合後，提供真正的虛擬化平台，滿足各種層面的系統開發需求。」

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Cadence驗證運算平台

2 n: U; R; }# i- l4 R這個星期Cadence益華電腦發表業界第一個完善整合、高效能驗證運算平台 – Palladium® XP，將模擬、加速和硬體加速融合到單一驗證環境中。高延展性Palladium XP驗證運算平台專為支援新一代設計而開發，讓設計與驗證團隊能夠更快速地建立自己的硬體/軟體環境，以更短的時間創造出更高品質的嵌入式系統。

Cadence Palladium XP支援高達20億gates的design configuration，提供高達4MHz的效能，同時支援多達512名使用者。這個平台也提供獨家系統層解決方案，包括低功耗分析與metric-driven驗證。

Palladium XP驗證運算平台為開發人員提供高精準度的設計呈現，能夠快速而且信心滿懷地找出並矯正錯誤，獲得更高品質IP、subsystems、SoCs與系統。設計團隊能夠進行「hot swap」模擬，並在必須高延展性驗證環境中進行加速和硬體加速，使得驗證流程更快速，並且能夠輕易地存取測試的嵌入式軟體，和評估不同IP與或系統架構的效能影響。
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Cadence益華電腦總裁兼執行長陳立武表示：「現在，半導體公司必須擅長硬體與軟體兩方面，但是兩者卻仍無法超越傳統，這將對以摩爾定律(Moore’s Law)為導向的創新模式仍有很大的影響。」「EDA360為整個業界拋磚引玉。我們的客戶正面臨陌生、極度複雜的挑戰，而我們必須合作提供能夠實現成功的先進技術和解決方案。因此，Cadence益華電腦將在深厚的客戶關係基礎上執行EDA360策略，克服困擾業界的艱困挑戰。」

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【2010年5月19日．台北訊】 CEITEC S.A.今天正式宣佈與EDA360全球領導廠商Cadence® Design Systems, Inc. （NASDAQ: CDNS）締結聯盟，將在半導體的設計上採用Cadence廣大的電子設計自動化（electronic design automation；EDA）產品與服務。
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6 {  N) C4 F5 E) j- }　　Cadence全球策略銷售副總裁Neil Zaman表示：「這項合作協議對Cadence和CEITEC S.A.雙方來說都是一項重要發展里程。巴西被公認為全球科技成長的重點地區，而我們很高興有機會協助拉丁美洲半導體產業創始暨領導廠商克服技術和經濟障礙。」
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　　CEITEC S.A.執行長Eduard R. Weichselbaumer表示：「這項合作協議將有助於CEITEC S.A.拓展在無線射頻辨識（radio-frequency identification；RFID）、無線通訊，與數位媒體等關鍵成長應用方面的晶片製造技術。我們很高興能與Cadence合作並運用其世界級的EDA解決方案。」

　　

heavy91

Cadence的技術在現今高度複雜的積體電路科技、印刷電路板，及電子系統發展中扮演重要的角色，為消費性電子、網路與電信設備，以及電子系統提供必要的基礎架構。Cadence總部位於美國矽谷，營運據點遍及全球。

CEITEC S.A.的營運目標是要開發以大量市場為訴求的頂尖半導體產品，供應拉丁美洲和出口至全球市場。CEITEC S.A.將利用巴西的區域影響性、領導地位，和經濟力量，加速拉丁美洲電子產業的成長。

關於CEITEC S.A.

　　總部位於巴西的CEITEC S.A.，以開發和生產特殊應用標準產品（application-specific standard product; ASSP）為重心，涵蓋RFID、無線通訊，和數位多媒體市場區隔。該公司設計中心位於巴西阿雷格里港（Porto Alegre），肩負巴西微電子產業半導體開發的策略任務。CEITEC晶圓廠現在進入最後的設定與驗證階段，並擁有拉丁美洲第一且唯一的半導體製造設施。CEITEC S.A.的任務是要讓巴西成為全球先進微電子領先國家，詳細公司資訊請參觀www.ceitec-sa.com。

atitizz

Cadence益華電腦針對28奈米製程為台積公司類比/混合訊號設計參考流程1.0版提供廣泛支援
此項合作運用領先業界的混合訊號技術 支援全方位EDA360晶片實現解決方案
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2010年6月18日; 台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，支援台灣積體電路製造股份有限公司 (以下簡稱台積公司) 類比/混合訊號 (Analog/Mixed-Signal; 以下簡稱AMS) 設計參考流程1.0版，以實現先進的28奈米製程技術。Cadence益華電腦與台積公司在這項全新設計參考流程上的合作，將可協助促進先進混合訊號設計的上市時程，幫助降低在設計基礎架構的冗餘投資，並提高投資報酬。

「與Cadence益華電腦之間的合作夥伴關係，是客戶實現先進類比/混合訊號設計成功不可或缺的一環。」台積公司設計方法與服務行銷副處長Tom Quan表示：「針對28奈米製程的台積公司AMS 設計參考設計流程，藉由運用最新製程技術的優勢，推出目前業界最完善建立、驗證與生產晶片的設計方法。我們非常樂於與Cadence益華電腦以及整個台積公司開放創新平台 (Open Innovation Platform™) 生態系統繼續合作，以確保我們的技術能夠跟上新興設計挑戰的腳步，在設計基礎架構下讓客戶獲得最高的投資報酬。」

這個設計參考流程強化為設計團隊提供極大的助益，達成高效率而且具備成本效益的晶片實現(Silicon Realization)目標，可稱為Cadence EDA360策略的支柱。

atitizz

Cadence益華電腦混合訊號技術為台積公司嶄新的28奈米設計參考流程提供非常周延的產品支援，一步步協助設計邁向晶片實現。Cadence益華電腦與台積公司的合作解決當今在無線、網路架構、消費性與其他應用方面，晶片設計中類比與混合訊號功能日益高漲的複雜性，也滿足了整合的需求。

「隨著無線、網路架構、消費性與CPU設計複雜度日益增加，類比與混合訊號IP將會占有晶片設計的50%以上。」Cadence益華電腦產品管理事業群處長Sandeep Mehndiratta表示：「Cadence益華電腦支援的台積公司 AMS 設計參考流程 1.0版，專為台積公司晶片技術最佳化，為客戶提供周延的設計、驗證與設計實現解決方案，實現28奈米製程最高設計品質的先進混合訊號設計。」
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台積公司設計參考流程融合來自Virtuoso客製化平台的各種Cadence益華電腦技術陣容，涵蓋在28奈米製程的AMS IP設計、驗證與設計實現。在先進28奈米設計經驗證的技術基礎上，Cadence益華電腦與台積公司合作，實現了電路圖設計、AMS驗證、RF與transient noise分析、yield sensitivity分析、constraints-driven佈局、類比佈局與繞線、實體驗證、DFM-aware的寄生萃取、IR  drop以及electromigration分析等。

atitizz

Cadence益華電腦針對台積公司設計參考流程11.0版 推出TLM導向設計與驗證、3D IC設計與完善整合的DFM功能
兌現系統至晶片實現(System to Silicon Realization)的新願景 以高效率的設計流程 為採用台積公司先進製程之客戶實現更快量產時程並降低開發成本
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2010年6月18日; 新竹台灣 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，TLM (transaction-level modeling) 導向設計與驗證、3D IC設計實現以及整合DFM等先進Cadence®設計技術與流程，已經融入台灣積體電路製造股份有限公司 (以下簡稱台積公司) 設計參考流程11.0版中。這些Cadence益華電腦的技術有助於28奈米TLM到GDSII進行複雜的晶片設計、設計實現、驗證與簽核(signoff)。Cadence益華電腦針對台積公司設計參考流程的擴增部分，幫助雙方客戶在最短的設計時程下，實現複雜的高效能、低功耗、混合訊號晶片，更支援了Cadence益華電腦所提出的 EDA360策略。Cadence益華電腦支援嶄新的設計參考流程，即是為實現EDA360產業新願景，而完成最新里程碑的展現。

/ D; o5 k9 [9 g' V  r, A4 j「Cadence益華電腦與台積公司的合作，幫助雙方客戶轉移到更高階的萃取與先進製程，同時並降低開發成本。」台積公司設計建構行銷處資深處長莊少特表示：「台積公司設計參考流程11.0版添加了Cadence益華電腦軟體工具與解決方案， 藉由ESL設計與驗證以及3D IC整合成為主流製程的一環，廣泛地解決重要的設計議題，更提高了設計生產力。」

  s& [; ]+ c4 t3 GEDA360願景需要整個電子生態系統的共同合作，才能夠兌現系統至晶片實現(System to Silicon Realization) 的新產業境界。Cadence益華電腦對台積公司設計參考流程的貢獻，能夠幫助客戶快速建立、重複利用並整合大型數位、類比和混合訊號IP區塊，以更快速、更高成本效益來達成這些目標。

atitizz

周延的TLM導向設計與驗證以及3D IC設計解決方案

台積公司新的設計參考流程充分運用先進Cadence TLM導向設計與驗證技術和方法。將設計萃取由RTL層級提前至TLM層級、採用Cadence高階合成、進行設計前期功耗trade-off與最佳化，以及metric-driven功能驗證等方法，完成周延的TLM 到GDSII設計流程。先進的3D設計功能包括實體設計與設計實現、RC萃取、時序分析、訊號完整性分析、IR drop、electromagnetic與散熱分析等，更包括了實體驗證。
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移轉至更高設計階層進行萃取的做法，讓客戶獲得相當大的優勢，因為從系統層設計到實體設計的階段，進行IP的建立和重複利用，讓設計與驗證生產力大幅增加。獨特的Cadence ECO (engineering change order) 功能能避免不必要的反覆作業，實現更快速的上市時程。3D IC設計功能則是在設計實現階段，就能夠協助設計決策，確保封裝階段的最佳效能與功耗trade-off。由於DFM設計解決方案整合到設計實現工具中，設計人員能夠高枕無憂地完成自己的區塊或晶片層設計，達成量產時程的目標。

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針對低功耗、先進製程與混合訊號設計的全新功能

6 S9 L" V2 W0 M4 Q% UCadence益華電腦也在此次與台積公司的合作中，為低功耗、先進製程與混合訊號設計提供更多的支援。在低功耗領域中，這個流程以Common Power Format (CPF)為基礎，支援power state validation與IP library view。在先進製程領域中，以台積公司iLPC進行微影hot spot修正，以及dummy metal/via插入的修補方式，解決hot spot 的議題，並能將癥結反饋至自動化佈局與繞線工具的單獨GDS介面。在系統封裝 (system-in-package，SiP) 混合訊號設計方面，有SiP die/package floorplan、混合訊號IR drop與先進SiP靜態時序分析等封裝支援。這些嶄新的設計參考流程元素，從系統層到簽核(signoff)為設計團隊提供更高能見度與可預測性，協助在功耗、效能與設計尺寸trade-off的挑戰下進行最佳化，並實現最高設計良率。
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2 Y& S* o3 O) e# n$ t% f& n  z「我們的客戶希望能夠提高生產力，才能夠跟上日益增高的設計複雜性，並且滿足緊迫上市時程的需求。」Cadence益華電腦資深副總裁兼策略長黃小立表示：「藉由全新的設計參考流程，Cadence益華電腦與台積公司共同以這項重要的技術創新與方法，以完整、可預測的流程，幫助系統至晶片實現 (System to Silicon Realization) 產業新境界的實現。」

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2010年7月29日; 台灣新竹 –- 全球電子設計創新領導廠商Cadence益華電腦與具世界領導地位的專業IC設計公司瑞昱半導體(Realtek Semiconductor Corp.)今天宣布Cadence®益華電腦成為瑞昱半導體電子設計自動化(EDA)解決方案策略夥伴。
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「與Cadence益華電腦建立策略性夥伴關係，讓我們以完善整合的EDA產品和技術，滿足通訊網路市場快速發展的需求。」 瑞昱半導體技術副總李朝政表示：「Cadence益華電腦是可靠的合作夥伴，能提供我們所需各種類比與數位解決方案，以及類比與數位之間的相互操作性(interoperability)，幫助我們達成更佳的設計效率與卓越的效能。」

4 l* [3 P0 R+ S9 \" V9 C( `$ W/ m在此策略關係中，Cadence益華電腦全面的產品線與願景為瑞昱半導體帶來眾多優勢。在Cadence益華電腦數位、類比/混合訊號設計平台陣容中，為數眾多的產品獲得瑞昱半導體青睞，包括針對前段模擬與低功耗驗證的Incisive® Enterprise Simulator；達成功耗最佳化的Cadence® Encounter® Conformal® Low Power；強化設計效能的Cadence® Encounter® Conformal® ECO Designer；達成設計實現的Encounter Digital Implementation System (EDI System)，以及設計除錯與分析用的Encounter Timing System (ETS)等，大幅提升了整體的設計生產力。其中Conformal ECO Designer更是大幅提升設計更改的效率。
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此外，瑞昱半導體還採用了Cadence益華電腦完整且全面的模擬技術與解決方案，包括業界領先技術的SPICE、FastSPICE、RF以及mixed-signal的模擬工具。Cadence® Virtuoso® Schematic Editor、Virtuoso® Analog Design Environment (ADE) 以及Virtuoso-XL Layout Editor也強化了其設計效能，在加速完成客製化設計的同時，讓瑞昱半導體產出更高準確性的設計。藉由採用穩定而且可靠的自動化IC設計產品的策略性作法，使瑞昱半導體的原有產品線更強化，也提升作業效率，更進一步鞏固了瑞昱半導體在IC設計創新中的領導地位。

「我非常高興能擴展與瑞昱半導體的既有關係，和瑞昱成為策略夥伴，加速各種通訊網路元件設計的開發。」Cadence益華電腦台灣區總經理張郁禮表示：「身為業界領導廠商暨瑞昱半導體EDA解決方案策略夥伴，我們將戮力增加台灣在數位與類比領域的研發團隊，並持續技術資源的投資，以實際行動深耕台灣半導體產業，為客戶提供與眾不同而且具高附加價值的解決方案。」

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Cadence益華電腦 Encounter數位設計實現系統 協助凌陽科技縮短其高速、數百萬閘數SoC晶片之上市時程
以晶片實現為目標 針對大規模、多重CPU backplane、先進設計開發等晶片處理能力 大幅增強其設計生產力
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2010年9月 28 日; 台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，全球頂尖的多媒體IC設計公司凌陽科技(Sunplus Technology Co., Ltd.) (TAIEX: 2401, LSE: SUPD) 已經採用Cadence Encounter®數位設計實現系統(EDI System)，運用於多媒體系統晶片(SoC)設計。
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「採用了Encounter®數位設計實現系統(EDI System)後，針對以晶片面積為關鍵、高效能的65奈米設計，我們得以實現了更高的生產力與更快速的上市時程。」凌陽科技家庭平台事業產品設計中心副總兼技術長余兆良博士表示：「Encounter®數位設計實現系統協助我們先進多媒體晶片試產成功，將數百萬閘數、極複雜之設計，容納在單一、低功耗、具備設計面積效益的晶片中。」

; g2 u# S# G, B( R$ Y8 ~$ ]當今消費性產品為符合更小巧、更快速、功能豐富的產品特性，帶動了更大尺寸、更高效能、複雜而且更低功耗SoC的需求。為了在快速成長的市場上競爭，凌陽科技必須提供先進而且與眾不同的設計，比同業更快速完成任務。Encounter®數位設計實現系統為了協助凌陽科技達到這個目標，提供高效能、具大量處理能力、前段到後段的數位設計解決方案，滿足凌陽科技完成其高密度晶片設計的需求。

& ~+ B$ p8 t  q: W" p) Z7 [0 @7 F「Encounter®數位設計實現系統為晶片實現解決方案的重要關鍵之一，為複雜先進製程的設計，在生產力與可預測性上提供了強大的優勢。」Cadence益華電腦晶片實現事業群資深副總裁徐季平表示：「我們非常樂見能協助像凌陽科技這樣頂尖的客戶，獲得產品開發上的優勢，並展現了他們在高精緻的家庭娛樂產品上的技術突破，提供了更好的設計品質與效能。」

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創意電子(Global Unichip)擴大採用 Cadence益華電腦技術陣容加速其 IP開發時程
! M8 D5 |$ i  A! c7 \客製化設計與 DFM產品協助其晶片實現 (Silicon Realization)
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; N) ^9 [. c8 D9 f5 V$ j2010年 10月 8日台灣新竹 –全球電子設計創新領導廠商 Cadence益華電腦今天宣布，創意電子 (Global Unichip Corporation，GUC)已經採用 Cadence益華電腦 Virtuoso客製化設計技術，以加速其高速介面 IP的開發作業。創意電子也已採用 Cadence益華電腦的可製造性設計 (design for manufacturing，以下簡稱 DFM)技術，運用於先進製程 SoC設計。
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Cadence益華電腦一直都是創意電子的主要 EDA合作夥伴，協助創意電子在不同設計製程中完成設計實現，並達到試產成功。而創意電子由於採用了 Cadence益華電腦客製化設計與 DFM技術，開發出各種高速介面 IP，幫助其客戶達成晶片實現 (Silicon Realization)的目標，這就是 Cadence益華電腦 EDA360願景的關鍵要素。

; H) q$ J3 D1 ?. E! D( y「創意電子戮力提供最先進並具備成本效益的晶片解決方案，與 Cadence益華電腦合作讓我們更進一步強化自己的 IP開發能力。」創意電子總裁賴俊豪表示：「我們的高速介面 IP開發，持續幫助客戶在高速網路架構、視訊處理與行動手機等領域的產品，達成晶片實現 (Silicon Realization)。此外，在 Cadence益華電腦頂尖的客製化設計和 DFM技術協助與完善支援下，使得在 SoC設計初期面臨的嚴苛挑戰能一一克服，並加速我們的 IP認證流程。」

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創意電子採用 Cadence益華電腦 Virtuoso Multi‐Mode Simulation (以下簡稱 MMSIM)，運用於邏輯與類比電路之間的 top‐level協同模擬，協助確保試產之前的功能；還有 Virtuoso Layout Suite，讓佈局檢視更順暢。 MMSIM讓創意電子能夠在設計子區塊 (sub‐block)之前建構能夠滿足規格的架構。 MMSIM也透過共通使用模型、 cross‐probing與 back‐annotation等功能，提供獨家環境界面，讓客戶更容易上手。這種紮實由上而下設計做法，能夠縮短設計與上市時程。
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此外，創意電子也採用了 CMP Predictor作為 60奈米製程的標準 sign‐off工具，以避免 hotspots產生。還有 Litho Physical Analyzer (以下簡稱 LPA)作為 40奈米製程的 signoff工具，以實現 litho‐hotspot-free的設計。創意電子運用 Cadence益華電腦 DFM‐aware的解決方案 (例如 CMP Predictor與 LPA)，達成更高佳績，使製程變異的不確定性轉變成可以預測的數據，在設計階段就能進一步使影響降到最低。

與 CMP相關 hotspot (如 copper pooling等)對晶片良率有負面影響。此外， LPA—快速且準確地將製造的系統變異列入考量—使創意電子設計人員能夠分析微影 (litho)對於電晶體效能的影響，然後進行必要的設計取捨以滿足設計基準，並提高實體設計實現的良率。
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8 R5 Q9 V6 Q7 ~9 p( R1 v「對於創意電子驗證了本公司 MMSIM與 DFM技術的價值，並擴大彼此的合作，我們感到非常高興。」 Cadence益華電腦台灣區經理張郁禮表示：「作為創意電子的首要 EDA合作夥伴， Cadence益華電腦提供全新的使用者介面，大幅簡化類比設計人員的複雜工作。完善整合的 DFM功能更進一步強化 Virtuoso平台，有助加速創意電子在高速介面應用 IP的開發工作。」