请问IC的设计流程如何

windflowerz

是否也和其他产品开发一样分为dvt,evt, pvt阶段？
如果判断wafer的良率，还是必须等到封装之后才能作完整的测试？
那么ic的test是如何做的呢？除了测量硬件电信号之外是否也要用到JTAG和微代码？然后再用完整的平台进行测试？test case是如何设计的呢？

, N4 }1 }" c4 F# H* s! p非常感谢：）

tommywgt

好多的問題哦...
哪位大大願意分享一下從RTL, pre SIM, scan chain, P&R, post SIM, ATPG, 這些東東完整的流程分享的一下的. 還有on wafer test跟 test on package的, 也有可能做system level test. 這些東東的差異?
* W2 @0 u  _" ^6 W; Z$ S7 R/ u: @: O
給不能吃的RDB如何?

windflowerz

真是不好意思，因为完全没有做过这种工作，所以提出的问题比较大，好像很难回答
我也愿意给RDB呢

sakho

RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM
- }4 w0 g6 B' i" b) J# q1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.
2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
  `7 `) C; D; g+ p; A3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
' B) t4 `. F7 C, Q- \% n4. scan chain + ATPG一起包進design中
5  P&R Place & Route
6. 從繞好的電路中，抽出SDF
1 Q5 i0 h7 C6 U' d  Z, A7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM
0 m* |  I  }- s$ ^( M) m# \
on wafer test : wafer出來後，尚未切割時，所做的測試。
  T& L. ~/ h% K; }test on package : wafer切割完成並包裝完成後，所做的測試。
- K  S( k7 L# k! L4 x
6 N5 Y& Q9 B0 T5 m. l" `/ k: {小弟才疏學淺不知道有解答到你的問題嗎~~
8 M# L7 u2 e. w7 y$ l. j
- P: t6 A6 e8 }[ 本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯 ]