|
不知道在這裡問對不對,請問一下,下面這個 書上的 "hello verilog" 例子在modelsim環境下怎麼下command才能link 並且可以產生結果呢6 J/ g; _+ P* R0 v3 ^6 Y
+ \5 H' ^5 Q3 o5 i& t! {看usermannual 的語法說明不太了解 不知道哪位大大可以告知一下呢 先謝謝各位了 X) R2 V5 [1 C" F3 m8 Q
; R# d2 P/ Z' s; v************************************************************) M: G( q: C9 u' Z* ?" E1 D
#include "veriuser.h" /*include the file provided in the release dir */* Q8 K5 w. f% D
- ]4 z* E4 s) t- ?- p8 qint hello_verilog()
) S5 V# U _/ C{
, T2 y& n. \* i) k2 B$ P8 }- U( O io_printf("Hello Verilog World\n";
: {, U# O4 Z- L: D' r/ B0 h}
) }/ Y: d6 n0 O% q! h*************************************************************& H9 o5 Y9 {& @: Q% c) A- K
# H' n9 B% J+ r0 S
( e. P# b; c+ z9 g" @* C; s0 J% J; \/ G- u/ q6 ?! C9 F9 d& \
, R0 `- A1 q, Y! ~, F" R
j3 M$ C+ c; r6 H: g) A6 f) D***************************************************************2 F9 q2 }* T8 V0 [" j8 x3 l& J+ N ~
module hello_top;8 p& Y4 `* s8 I! J! K
8 z+ e% d* {, |% A" o* o
initial
( i# w/ I7 ?" W7 X $hello_verilog; //Invoke the user defined task $hello_verilog
- ~7 ` j3 U1 }1 q: x ?# y( K, E. I$ r! k; e# P7 _
endmodule
* D6 X& \$ Q) M* Q4 F3 j***************************************************************** |
|