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採用The MathWorksTM公司Simulink 和MATLAB的設計流程可讓演算法開發人員使用熟悉的建模環境 (modeling environment) 來進行DSP硬體設計,而無需學習RTL。此套件也為有經驗的RTL設計人員提供了打造高效能DSP硬體的設計技術,讓他們可以利用ISE Design Suite 和LogicCoreTM DSP IP,也提供與高層次演算法模組進行功能正確性比對的驗證方法。 |$ }( \0 k; d% M9 W
. K1 [$ p$ |4 P1 E/ ^- W6 M9 u以下是Virtex-6 DSP 目標參考設計的一些關鍵指標: " A" s2 X8 T/ Y4 A6 ]+ O
- @2 M: W( x2 G5 s& R9 a* RTL 和 Simulink設計原始檔案$ p" J' r% `5 \& W, g" d8 T
* 頂級系統整合RTL原始檔案1 s* t) R7 g# G @" i+ s) m4 W
* 模擬環境0 u, g& l1 E7 u. Z0 o
* 測試平台1 x% a: u% }% _/ t3 |" U5 @
* 執行環境
8 U* E5 y$ t, K# U; v3 y/ y$ Q& _2 S* 提供設計綜合所需的所有步驟和參數
, Y; o. z+ d& L. i) O* 映射 (MAP), 佈局佈線和時序收斂 (timing closure); F! n3 M3 e; K+ {* y5 `) u
* 目標參考設計 (Targeted Reference Design) 指南,包括設計修改和整合的推薦流程7 M5 V, B4 k/ [! _8 m
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賽靈思公司平台解決方案和服務行銷資深總監Tim Erjavec 表示:「Virtex-6 DSP開發工具套件讓客戶利用很多現成經驗和設計流程立即著手設計,大幅提高他們使用Virtex-6 FPGA技術的生產力。套件中包括的DSP參考設計提供了一種方便易用、可重複使用的設計基礎架構,能加速客戶的應用開發,是賽靈思與安富利這樣的業界領先夥伴合作,快速部署目標設計平台的極佳實例。」 |
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