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Xilinx Virtex-4/5 有獎(講)問答

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1#
發表於 2010-4-27 07:17:53 | 顯示全部樓層
Avnet Virtex-6 FPGA DSP 開發工具套件 以業界最常用的DSP設計流程啟動DSP設計
. j( n% B* Y, ]; @  t4 R$ W4 D設計人員可以對各種結果的效能進行比較,再為其產品選定最佳的設計流程 . Y  y8 A8 j: W/ l
  M  n& ?0 u+ T
台灣 – 2010年4月26日 - 安富利公司(NYSE: AVT)旗下的營運機構安富利電子元件宣佈推出Xilinx® Virtex®-6 FPGA DSP開發工具套件。這套件是為DSP設計而打造,是Xilinx目標設計平台(Xilinx Targeted Design Platform) 的一部分。它包括可以下載的元件定製版ISE® Design Suite: System Edition 11.4,已開始接受訂購,價格為2995美元,開發人員可以使用它快速啟動設計專案。
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無線、航空航天和國防、儀器和醫療影像設備以及其他計算密集型設備都必須具備極高的數位訊號處理能力,以及支援高效能系統的強大功能。這種對效能的高要求,加上必須適應各種不斷制定出來或改變的標準,設計面臨的挑戰就更大。FPGA是解決這些問題的理想解決方案,它的單晶片TeraMAC/s效能和可重複編程的設計能力,讓產品可以在不斷變化的市場中脫穎而出。
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2#
發表於 2010-4-27 07:18:13 | 顯示全部樓層
為應付這種挑戰,安富利與賽靈思公司合作開發,推出了第一個DSP開發工具套件,將Virtex-6 FPGA 、可擴充的開發板、DSP IP、全套文檔、電纜、特定的參考設計、以及進行設計評估、修改和擴展所需的DSP開發工具全部包含在內。DSP設計人員首次能將RTL的優點與使用C/C++等程式設計語言和MATLAB® / Simulink®軟體的高層次設計流程相比較,以為其產品選擇最佳的設計流程。Virtex-6 FPGA DSP開發工具套件可以提升高達10倍的生產力,讓設計人員更容易著手以FPGA進行DSP設計。此套件將多種元素組合成一個全套的解決方案,使用戶在整個設計過程中都可以專注於其設計本身的獨特價值上。4 c" ^$ z6 h, D3 D7 n6 j0 s

5 c0 A, d( y7 A安富利電子元件全球技術行銷副總裁Jim Beneke表示:「Virtex-6 FPGA DSP套件是安富利首次針對特定領域推出的設計平台。此開發套件幫助客戶迅速掌握多種工具流程和設計技術,利用Virtex-6系列FPGA來進行以DSP為主的設計專案。」1 J' D1 G8 I% ~9 \6 T- Z# O* h& k

, G0 a; a6 P; S此套件的關鍵元件之一是已預先配置並完全驗證的Virtex-6 DSP參考設計。這個設計可以說明如何利用Virtex-6元件的訊號處理功能進行DSP設計的技術和設計流程。先進的數位上變頻(DUC)/數位下變頻(DDC) 參考設計向客戶展示了如何使用一些先進技術,如時鐘超取樣 (clock over sampling)、分時多工 (Time Division Multiplexing) 和利用高效能DSP48 slices來優化訊號處理效能和資源的使用等。
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3#
發表於 2010-4-27 07:18:18 | 顯示全部樓層
採用The MathWorksTM公司Simulink 和MATLAB的設計流程可讓演算法開發人員使用熟悉的建模環境 (modeling environment) 來進行DSP硬體設計,而無需學習RTL。此套件也為有經驗的RTL設計人員提供了打造高效能DSP硬體的設計技術,讓他們可以利用ISE Design Suite 和LogicCoreTM DSP IP,也提供與高層次演算法模組進行功能正確性比對的驗證方法。  |$ }( \0 k; d% M9 W

. K1 [$ p$ |4 P1 E/ ^- W6 M9 u以下是Virtex-6 DSP 目標參考設計的一些關鍵指標: " A" s2 X8 T/ Y4 A6 ]+ O

- @2 M: W( x2 G5 s& R9 a*       RTL 和 Simulink設計原始檔案$ p" J' r% `5 \& W, g" d8 T
*       頂級系統整合RTL原始檔案1 s* t) R7 g# G  @" i+ s) m4 W
*       模擬環境0 u, g& l1 E7 u. Z0 o
*       測試平台1 x% a: u% }% _/ t3 |" U5 @
*       執行環境
8 U* E5 y$ t, K# U; v3 y/ y$ Q& _2 S*       提供設計綜合所需的所有步驟和參數
, Y; o. z+ d& L. i) O*       映射 (MAP), 佈局佈線和時序收斂 (timing closure); F! n3 M3 e; K+ {* y5 `) u
*       目標參考設計 (Targeted Reference Design) 指南,包括設計修改和整合的推薦流程7 M5 V, B4 k/ [! _8 m
* \5 [7 n) ?2 t: O- x
賽靈思公司平台解決方案和服務行銷資深總監Tim Erjavec 表示:「Virtex-6 DSP開發工具套件讓客戶利用很多現成經驗和設計流程立即著手設計,大幅提高他們使用Virtex-6 FPGA技術的生產力。套件中包括的DSP參考設計提供了一種方便易用、可重複使用的設計基礎架構,能加速客戶的應用開發,是賽靈思與安富利這樣的業界領先夥伴合作,快速部署目標設計平台的極佳實例。」
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