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我沒有做過FR-4傳輸線的模擬- N% C! ~8 l; A
不過,我們有做過SATA,它是一種高速傳輸的方式,也許可以給你一些參考. B7 k8 ?8 ?% J0 o" N+ {! G4 n
* N J8 f, G8 V) H4 i0 i首先,有關於傳輸線model的取得
! _- i c2 ~* m% e% _( T0 _當初我們是請工研院幫忙將傳輸線藉由工研院的儀器來萃取R,L,C model
3 F! `' I3 R% P2 Y( \" P因為每一家廠商的傳輸線的model均不相同,而且,SATA是一種高速傳輸的方式,其R,L,C model會影響其performance,那時只知道工研院有儀器可解出傳輸線的R,L,C model6 i1 n6 {' X+ E/ T9 {
而FR-4板子的傳輸線算是很常用的傳輸線,也許一般的廠商也會提供FR-4板子傳輸線的R,L,C model
2 n/ G- ~2 {: X0 ^+ k就我所知道,傳輸線的model均是由R,L,C三個參數所構成的,所以,在作SPICE模擬時,只要加入適當的參數即可' g% r. z: Z; h, C" S( E; P
4 L4 ?! P' j% Z- b; r再來,傳送和接受是兩種不同的方式,一般均稱為TX和RX( L2 l( w) x/ F& l0 Z
在TX部份,核心部份是PLL,然後才是編碼與pre-amplifier和driver,我不確定你們需不需要用到pre-emplasis,因為這個功能是為了防止信號在傳輸線衰減而作的,在高速傳輸中一定要加,但你只有2MHz,實在不知道傳輸線衰減會有多嚴重
# Q- d5 |' \% {% l/ E在RX部份,核心部份是CDR(Clock Data Recovery),然後是sample & hold, synchornizer和解碼電路,其中CDR電路是最難做的部份,因為它的performance會直影響到取樣出來的data是否準確,再者,現行的CDR架構可分oversampling和tracking兩種以及利用DSP來實現的CDR,每一種均需相當精深的電路技巧
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, l' w% |- ^ @# l# u最後,TX和RX端的電路是一個非常龐大的系統,當初我們共有五個人來設計整個TX和RX相關的電路,大概花了快半年的時間才完成初步架構
" j- U& L8 o% G6 ?7 w7 j: @這並不是個很簡單的電路9 x/ J: U3 `9 _" R
除非你己經有現成的TX與RX的相關電路或者IP
. k# x" S1 W' e( D" t若要自己開發,那會是一件很艱難的工作 |
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