瑞昱採用新思科技Design Compiler解決方案

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新思科技發表最新MIPI IP解決方案 通過矽晶驗證之3G DigRF、CSI-2控制器及D-PHY等功能 有效加速行動裝置(devices)的開發
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' I6 `/ X) ^/ _( J3 r3 X (台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近宣布，於其IP系列產品中新増通過矽晶驗證(silicon-proven)之DesignWare® MIPI IP解決方案，可協助設計人員在進行基頻晶片(baseband IC)及應用程式處理器(application processor)設計時，快速地將高品質的行動產業處理器介面(MIPI, Mobile Industry Processor Interface) 整合至複雜的系統單晶片(SoC)中，並有效降低設計風險。
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, y. I) J9 u- Z. P1 c行動產業處理器界面聯盟(Mobile Industry Processor Interface Alliance)訂定有行動基頻處理器(baseband processor)、射頻積體電路(RF integrated circuits)與智慧型手機，和多媒體行動裝置週邊元件之間的相關標準硬體介面，而晶片系統設計廠商採用相關標準以提升其下個世代產品的互通性(interoperability)及降低系統成本。新思科技擁有超過10年以上提供高速介面元件(high-speed interface)的專業經驗，透過此項解決方案中之DigRF、CSI-2 及D-PHY等，設計人員可以藉由單一的協力廠商，成功開發具備MIPI介面的創新行動設計。

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MIPI DigRF v3是低功耗、低腳位數(pin-count)的介面，可以簡化射頻收發器晶片(RF transceiver IC)和基頻晶片(BBIC) 之間的整合及互通性。其六腳位的數位傳輸(digital interconnect)可減少系統成本，並降低雙模(dual -mode)及單模(single-mode) 3GPP 2.5/3G行動終端(mobile terminal)的電磁波干擾(Electromagnetic Interference，EMI)。經矽晶驗證的DesignWare 3G DigRF IP解決方案由控制器、雙模實體層(dual-mode PHY)及驗證環境所組成，不但符合最新標準規格，也易於數位基頻及射頻晶片的MIPI DigRF v3標準的整合。實體層包含類比鎖相迴路 (analog phase-locked loop，PLL)，被開發用來當作hard IP block，以確保嚴格時序(timing)需求協定的高速時脈(high-speed clock)及訊號的完整性。這項可用於先進65及40奈米製程技術的高品質解決方案，已被用於多項基頻及射頻晶片的設計中。

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專用積體電路 (ASIC) 設計和半導體製造公司 Open-Silicon, Inc.營運長Shri Gokhale表示：「我們是一家和眾多晶圓廠都有合作的ASIC解決方案領導廠商，如何取得高品質IP是我們成功的關鍵之一。而新思科技DesignWare 3G DigRF IP讓我們能夠發揮核心能力，協助我們生產符合主要射頻晶片市場需求的產品。身為新思科技IP OEM合作夥伴計畫的新成員之一，我們的工程師和新思科技IP工程團隊緊密合作，也讓我們的客戶能感受到高品質的IP整合經驗，成功地服務客戶。」

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MIPI CSI-2乃當前手機製造商、相機感應器製造商及影像處理器供應商所共同使用的規格，它提供相機感應器與應用程式處理器之間一個具有效率性、低功耗及低腳位數的介面。為了滿足從經濟型低階相機到上百萬畫素高規格相機等不同的相機感應器需求，DesignWare CSI-2主機控制器可配置從一到四個資訊道，而總處理率(throughput)可達4 Gbps。用於輔助CSI-2主機控制器，DesignWare MIPI D-PHY是一個完全整合的硬核(hard macro)被當作單向或是雙向實體層使用。極佳化的單向組態(unidirectional configuration)用以實現極小型且低功耗的CSI-2主機應用程式的實作(implementation); 雙向組態(bi-directional configuration)則能讓單一實體層支援多種MIPI介面，而大量簡化用以執行多種如CSI-2、DSI 及 UniPro等MIPI介面的設計開發。而提供每個資訊道傳輸速度達1 Gbps的DesignWare MIPI D-PHY，符合當今高階相機及顯示器週邊應用對頻寬的要求，且經矽晶驗證，可應用於65奈米及40奈米製程節點(node)。
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$ ^) R$ j: |# t% `# e& ~$ m/ n行動產業處理器界面聯盟主席Joel Huloux表示:「我們看到市場上對行動產業處理器界面(MIPI)標準的大量採行，新思科技身為IP領導廠商的地位，可有效協助MIPI整體產業的發展，及加速業界對MIPI的採用。」

" L- t1 S4 q0 G0 E8 a7 G" U3 K新思科技解決方案事業群(Solutions Group)行銷副總裁John Koeter表示:「MIPI已經成為行動終端應用之間晶片對晶片(chip-to-chip)介面的產業標準。有了通過矽晶驗證的CSI-2、DigRF 及 D-PHY加入DesignWare IP解決方案組合中，設計人員便能透過值得信賴的單一廠商協助，有效降低設計風險，成功開發具備MIPI介面的行動設計。」

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全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)日前推出可應用於40及55奈米製程技術的DesignWare 96 dB Hi-Fi音訊IP，成為旗下各式高品質音訊IP解決方案一環。新思科技乃業界第一個於先進製程中提供音訊編解碼(audio codec)、數位對類比轉換器(digital-to-analog converter；DAC)及類比對數位轉換器(analog-to-digital converter；ADC)的公司。
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新思科技之DesignWare Audio IP系列產品提供介於80 dB到103 dB的效能水準，且可用於超過20個不同的製程節點中之解決方案(包括從180到60奈米製程乃至目前的40奈米等)。而此項新推出的IP是針對諸如攜帶式媒體播放器、手機、智慧型手機、CD/DVD/藍光(Blu-Ray)播放器/燒錄器以及數位相機等，需要Hi-Fi錄放功能以及超低功耗且小矽面積的消費性電子應用產品所設計。

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模組式的DesignWare Audio IP可以讓設計人員輕易地為其設計應用選擇特定的功能，提供如訊號處理、訊號調節、時脈管理、功耗管理以及高效率G級驅動器(class G driver)等豐富的功能選項。專為低功耗及小矽面積所設計的DesignWare Audio IP，讓設計人員得以快速地將所需的音效功能執行到SoC中，並同時滿足高效能的要求。因應日益複雜的SoC設計環境，新思科技藉由提供強大的音訊IP，大幅降低將音訊IP整合嵌入設計的作業時間。
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新思科技解決方案事業群(Solution Group)行銷副總裁John Koeter表示，目前已有超過一億件出貨晶片具備DesignWare Audio IP。新思科技將持續提供可協助設計人員快速將主要音訊功能結合至SoC中、且滿足其緊迫專案時程的IP解決方案。新思科技為業界第一個將音訊IP納入40及55奈米製程中、且提供矽晶驗證(silicon-proven)IP於超過20種製程技術的廠商，藉此可協助設計人員在SoC設計上滿足效能、功耗及面積方面的需求，同時降低整合風險。

新思科技乃一針對系統晶片設計提供高品質及矽晶驗證介面與類比IP解決方案的領導廠商。IP解決方案的組成元件包含控制器(controller)、實體層(PHY)以及針對時下廣泛運用的通訊協定如USB、PCI Express、DDR、SATA、HDMI、MIPI 和乙太網路的驗證IP，而新思科技廣泛的IP解決方案組合可提供完整的連結性。該類比IP解決方案系列包含類比對數位轉換器、數位對類比轉換器、音訊編解碼(audio codec)、音訊類比前端(video analog front end)及觸控面板控制器等。此外，新思科技提供SystemC轉換層級模型(transaction-level model)為快速及矽前製程(pre-silicon)的軟體開發建構虛擬平台。藉由強力的IP開發方法論、以及在品質上的密集投資和全面性的技術支援，新思科技協助設計者加速上市時程及降低整合風險。與獲取更多DesignWare IP相關訊息，請參考：http://www.synopsys.com/designware。

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祥碩科技、凌通科技和虹晶科技在時序收斂(timing closure)過程中節省了數周的時間
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Highlights
2 P2 f0 `& k* ^# [2 I1 ?3 N! b6 h整合的信號完整性分析(SI)與延遲運算技術，提供比第三方附加式解決方案更快而精確的結果
以簽核為導向(Signoff-driven)的ECO(engineering change order)導引指令結合IC Compiler，可有效縮減時序收斂的周轉時間(turnaround time)  
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(2013年1月8日，台北訊)全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今天宣布，台灣先進消費性與多媒體晶片設計公司祥碩科技(ASMedia)、凌通科技(GeneralPlus)和虹晶科技(Socle)等三家公司，採用了新思科技的PrimeTime SI做為靜態時序分析(Static Timing Analysis，STA)和信號完整性分析(Signal Integrity，SI)的簽核(signoff)工具。他們採用PrimeTime SI主要是因為該工具簡單易用，且具備以簽核為導向(Signoff-driven)的ECO導引技術，可與新思科技Galaxy 設計平台之實體實作(Physical Implementation)工具IC Compiler作緊密連結。
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祥碩科技的副總經理張棋表示: 「我們先前使用PrimeTime分析時序，而利用第三方附加式工具分析信號完整性的方式，在設計裡留下餘量，時序收斂也花費較多時間」「我們選擇PrimeTime SI因為我們信任PrimeTime STA的平台擁有HSPICE的驗收精確度。它簡化了我們的設計流程，幫助消減悲觀性，並寬裕的達到驗收標準之內的執行時間。」

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凌通科技資深處長李公望表示: 「為了統一全球研發中心的時序驗收工具，我們測試並選用了PrimeTime SI，因為它簡化了我們的驗收流程，並結合StarRC與IC Compiler啟用了完整驗收對應的Galaxy解決方案流程，改善了我們在高頻率低功耗設計上的周轉時間(turnaround time)。」

: d# a2 }) ~+ L: q) s  S虹晶科技總經理彭永家表示: 「我們選用了PrimeTime SI，因為它驗收驅動的ECO導引科技結合IC Compiler縮減了ECO迴圈，加速了大型複雜設計的時序驗收。虹晶科技將更精準掌握設計時程，加速客戶產品進入市場的時間。該技術亦能有效提升晶片於高階製程的效能，提供客戶更具競爭力的產品服務。」

! D: M6 W7 i8 o! iPrimeTime SI拓展PrimeTime STA與簽核的環境，並結合串擾延遲(crosstalk delay)與雜訊(noise)分析以及新一代以簽核為導向的ECO導引科技。PrimeTime ECO使用專利申請中的技術提供最快速、擴展性最高的ECO解決方案，與IC Compiler緊密連結減少迴圈並提供高預測性的時序收斂流程。

新思科技設計分析與簽核(Design Analysis and Signoff)行銷總監Robert Hoogenstryd表示:「對於在緊縮的時程內設計出更大的晶片，如何讓時序收斂更有效率是很關鍵的。運用我們時序簽核的先進技術，結合可與設計實作高度整合的流程，使用者能立即提高生產力並達成更快的時序收斂。」