有人用Verilog-A 对PLL 进行 行为级建模吗？

microuser

我用过verilogA进行建模分析，使用verilogA只能进行 相域小信号分析，可以用来仿真滤波器的带宽 相位裕度 等。
kundert在candence的white paper中 介绍了使用pss+pnoise对PLL中的模块进行period steady state 分析后提取jitter参数，然后在利用verilogA对PLL中的模块进行仿真分析的方法，能够很快的仿真PLL的锁定过程，正在尝试中。
2 N* ?% V. K) E4 o0 q; C$ v7 `另外还有一个问题 求教一下： 各位通常是使用 什么仿真器进行PLL性能测试的，如何测量jitter，仿真的jitter有多大呢？
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7 h# X- `* c& i[ 本帖最後由 microuser 於 2007-6-21 10:17 PM 編輯 ]

microuser

楼上的回答很清晰，我的表达太混乱了！呵呵！
+ _9 c: S2 j4 D" O, B$ d  u& @敢问macrohan 是否使用这两种方法进行仿真啊？
在时域仿真中提取的jitter参数 都在什么数量级阿？