有人用Verilog-A 对PLL 进行 行为级建模吗？

finster

如果你是使用HSPICE搭配Verilog-A來進行simulation的話,那你大概會用到很無力吧
2 C; R3 s" e& i9 @+ n7 W2 M# Q以前我曾試著用HSPICE搭配Verilog來作system的simulation,結果非常難用,而且simulation出來的結果只能看function而無法精確判斷其performance
再者,因為HSPICE和Verilog-A是兩套不同屬性的模擬軟體,均不是精通兩者的工程師,是不會輕易將兩種不同屬性的模擬電路合在一起作模擬的

1 Q) j6 n" T/ `, }若可以的話,我會建議你使用spectre來進行analog和digital兩者的simulation
因為spectre本身就可以執行HSPICE,同時又有內建的Verilog-A,故而在模擬數位和類比上較為方便些
我有一位同事在模擬delta sigma ADC時,就是部份用Verilog-A的數位電路,部份用analog circuit,他就沒有我之前遇到那麼多的難題
* D! s# ~9 _: t0 X, z
1 D, h. p/ F# b0 {$ R. m% `最後,若要作PLL
& z" E* k( n" t+ z我實在想不出為何需要用到Verilog-A
除非你是要作Digital-PLL(DPLL)
如果你己經推導過PLL本身的數學方程式,同時也了解各個子電路的功能的話
說實在的,大可直接使用HSPICE來進行simulation
  N- h. y/ E- K' w7 p' q, U使用Verilog-A作模擬,即使function正確,依然還是要用HSPICE來作模擬,並調出其performance
. [" ~! Y6 S, r# R7 N1 T( F我實在不建議用Verilog-A來對PLL作模擬

finster

我補充一下我個人的經驗
HSPICE的模擬是採克希荷夫的節點方程式來作模擬,故而HSPICE的模擬是較接近實際元件特性
而Verilog-A是採語法模擬,它是將元件視為模組化,將一個小的子電路視為理想化的方式在做模擬
$ ]8 J) _+ L, ?如D-FF,在Verilog-A則用簡單幾個字便可,不用考慮電壓變化,不用考慮noise問題,在Verilog-A中只有timing的參數,但HSPICE則需要考慮一個個元件,每個元件都會有不同的影響,在不同的電壓下會有不同的反應
所以,在結合Verilog-A與HSPICE的模擬時,Verilog-A的子電路要儘量視為理想化電路,同時,Verilog-A的子電路要儘量不在閉迴路裡
  ?0 s) q- G! ~- p* ]因為,一旦Verilog-A的電路是在迴路裡的analog電路,那它所產生出來的timing,voltage與loading均不是實際,而這些差異在閉迴路電路模擬裡將會影響整個performance
在用全HSPICE模擬與結合HSPICE和Verilog-A的模擬電路中,兩者就會有所差異,在閉迴路電路的模擬情況中會更為明顯
在我們的作法裡,用全HSPICE的模擬會比用結合HSPICE和Verilog-A的模擬電路慢很多
: B5 V& _6 U  b, b4 Q而我們在系統整合模擬上,通常是將analog circuit寫成模組化,然後再寫成Verilog-A語法作整個系統的模擬