在Layout時最花時間的工作是....

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
拉線 Wiring
  J' U' w) r* o( z  qPlacement做的好，拉線就比較輕鬆，除非digital線太多
) @& l3 [6 ^1 l/ f9 U" ]0 U' Y8 Q7 NAPR又不幫忙，時常弄得頭昏眼花
DRC debug
4 c) M. Z4 K* v. R5 s: |/ D0 K/ w  d; J在layout的時候就應該要避免這樣的問題
LVS debug
9 Q3 \) x& a1 }若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
2 c2 Q2 H# S  I$ Y2 k5 [當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
+ d0 X  R0 h' w& a當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
; ]& Z9 }+ B# v進去要改電路，結果sub circuit都找不到
+ b: I7 ]1 ^- N' \0 x/ Z5 x5 {整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
- H7 d0 D) D+ r- u3 M# K一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
8 D2 I4 `) [' q9 ]9 s$ S非常重要
改圖 Re-layout
LAYOUT心中永遠的痛

0 p, j0 h' F1 f/ e! ~! v) ^以上...報告完畢