在Layout時最花時間的工作是....

merry.fan

我也覺得 floor plan ,整合 Chip Integration最麻煩~

腳踏

排列 Placement
溝通 communication

這二點很重要
) s5 V: w5 v9 Y- m: Z3 R8 a) P/ N其他的還好啦  都是花時間

abc0123

有了以上前輩的經驗 讓小弟我更清楚這行的工作在做什麼了

killerwind10

感覺上建構小元件都還好
- C  w+ f  m0 H2 n但是當設計成大電路
+ l7 q( m) |  O- K2 Q( G: ]可真是令人頭痛~

alex6551

所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。

qoo1625

我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...

lypei-mr1987

我是剛入行的新手，還不太了解這些具體的東西

bowbow99

要思考如何擺放才能節省面積!

liu.leon

回復 3# keeperv


    說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout

liu.leon

回復 7# jauylmz


    +1

bizer178

PLACMENT
如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的
如果是的話
Relayout一定是最多時間的

CSPS60408

每次元件都讓我想很久 要怎麼畫阿...大家用的ˊ都不一樣

engineer

有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？

h22823245

DESIGN CHAGE 眞的是最大噩夢

alan0520

The wholechip floorplan is very important before you start the layout.
Then the position of output pin are fixed for each sub block,and the line drawing will be smooth.
* ?6 K8 y: g, E& _9 o; v& qFinally,the drc & lvs could be so easy to do .
But the floorplan must be verified by designer.The thing of re-layout almost have not be happened.

seulambbb

floorplan+溝通應該是最麻煩的  
但這項做好其他的就輕鬆多了~
" y* r6 J3 @  Z8 }; s. V. @4 A0 x* u除了re layout.....

鄒佳佑@FB

繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化

iamman307

參考各位先進的意見受益良多,謝謝各位