CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台

masonchung

隨著設計複雜度的提高， 實現電路所需的
* a1 ?. C( {9 k0 v; N% m7 Z閘數隨著增加，伴隨所需之輸入測試樣本也就越
多，而如何在短時間內完成功能驗證(Functional
& T, J5 ]9 V, J6 @2 L# IVerifi cation)就成為整個設計流程的關鍵所在。傳統
2 l% Q' f0 X2 K6 ^( Q0 [0 A# Q2 i電路設計功能驗證方法是以RTL電路模擬軟體為基
礎。但隨著設計複雜度的增加，傳統RTL電路模擬
/ V: v6 \- w" Z2 |6 a% l- F方式需要用電腦去計算更多的邏輯閘，需要更多的
模擬時間，以致於模擬驗證成為整個設計流程中最
費時的一環，進而成為設計流程的瓶頸。國家晶片
2 Y) a4 ^# Q# A9 n$ Y系統設計中心(CIC)為縮短SoC/IP驗證時程，引進了
+ N  J. R  {9 k& U" ~. E& {. hAptix公司之System Explorer-MP4CF硬體仿真平台
, ^6 M* X5 ]+ C) A作為模擬加速器(Simulation Accelerator)，以提供
2 d+ \7 f( y5 i! ?: f5 L更有效率的雛型驗證仿真平台。該SoC/IP雛型驗證
仿真平台功能雖強大，但操作流程卻需整合了眾多
7 x' k: }2 s' c" V

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; t# y' a  o) U
3 E+ Y# i+ c0 K9 i$ _8 H9 q; v[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]

_eric

what's the attachment? paper from CIC? I wanna down it

sieg70

what what what what what what what what?

看來附檔是國研院刊物的技術報告了

主文是講 Aptix 這一台掛掉一半的平台
+ r5 x5 K$ T" A/ a$ v% o. s  f3 R雖說可以用來作系統驗證, 不過, 感覺還是不如ARM原廠給的 Integrator或是Versatile platform方便
1 e, W" k$ q( h
主要特色是能擴充其FPGA模組, 用N棵FPGA模組去驗證一個百萬gate數的IP
' q; J4 C+ r) T7 s. T" t4 y提供了一個軟體可把這個IP給partition到這N棵FPGA
但整個design flow還是要靠ISE及FPGA synthesizer才能work
整個flow感覺有點勞師動眾的
% u, n- g" s6 w1 G3 F
1 T" R7 a% e. L' m% }, i1 M. Q8 h但若設計的IP真有那麼大也不失為一個選擇

只是在現在FPGA容量越作越大, Aptix上的FPGA模組記得是用Xilinx V2系列
+ D+ N6 g- X" H$ T# R所以去學這東東的價值就很值的商確了

( N  I7 u% r# L[ 本帖最後由 sieg70 於 2007-5-31 03:22 PM 編輯 ]