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回復 #17 happpyend 的帖子
 2 I4 x/ D9 B5 h. r# Y& w% f3 ]
(1)3 U# l) |' Y6 U4 a! L/ P
ERROR: Error in board description file (step device/TAP)6 s. h+ j7 g0 v5 a( `
: M+ A, w( v: q
指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構( L& U& H9 g: [3 E- s( Q8 P
. E7 o* P5 J: s" P$ j
(2)
4 ~ h+ i( J9 J! @$ Z. [% [利用procards utility燒image到JATG與memory mapping無關" B2 j" X3 P5 e6 U3 O
6 |2 m C" R: l! @
(3)
. }+ M, ?0 A" A2 @; O4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事3 G5 r0 Z3 c+ y# v/ a# N: s3 a
a. boot時FPGA從PROM中load那一塊image
# B/ x& v. |3 s; }2 C4 Mb. FPGA在memory中的address配置8 x# v- F. s* p5 s7 N" T" I6 Y
" Q5 V2 ~/ I% C1 W& ^(4)
7 Z+ D" B) r v7 D( b |Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
# W( b! d0 S% ?Procards utility的pdf多kk就懂了7 k1 o8 |% K5 X) O9 ^
/ p) W/ R% Y: o a3 Q/ L+ m$ y1 C
(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk( h; u6 o2 x: | h3 P4 T- Y
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.( s9 W/ K( d/ P, ]7 @" g3 j+ J8 r1 J
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM8 k1 K+ ^ D% s+ i% ?
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據' Z/ q& D8 ^0 O6 y1 }. H# ~
4 ]$ ?, o8 ?2 v& ~% b
(6)
1 g( X2 l* B o; f$ {( E$ `你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.' i+ ]3 m8 W5 G$ ]6 S( P
) S* T. M% \( G# _/ N, {
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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狗仔卡
發表於 2007-5-23 13:44:34
顯身卡