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回復 #17 happpyend 的帖子
 + f( z" v1 }: r" v5 }3 c
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) Z6 m; m2 p9 V: f! F% JERROR: Error in board description file (step device/TAP)
. B5 g/ z e0 ?2 s
1 h$ f/ @$ ~7 Q指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
. b# X& s' R) C, ?' _* h
$ L( W: W, q# S7 u' u7 I" i) h(2)+ ~; j4 Z3 ?) d6 X
利用procards utility燒image到JATG與memory mapping無關
6 h, O2 {0 E% J& x+ K* W, y% U2 A$ \; M t2 n+ O/ D
(3)
" j) t5 k! N& o4 @! F6 e) a4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
. ?$ x) h. R6 `) aa. boot時FPGA從PROM中load那一塊image
% n6 l V, ^6 a/ o0 tb. FPGA在memory中的address配置
' m4 b7 o- f1 f- W+ O3 A; m7 R8 R+ X* t$ i/ P
(4)# l" v9 w& A; \1 G$ j
Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號) r5 `- O+ X s: F
Procards utility的pdf多kk就懂了0 o4 `! @) a2 E+ i# ^9 B; \
. D; k9 x5 ^9 k6 q9 g(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
& s1 Y S7 E% _當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
& z% b8 M7 t; C' l) v: u當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM( R9 `( D3 r: N+ ?0 q( t2 a$ A7 j) v
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據3 Q. r+ i3 v$ z+ V
- c6 Z t5 ?1 c4 f8 h8 D
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1 [6 B. D5 J0 ^% Y4 a你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
$ ~+ c) b/ z% g
- \4 J. l# B7 ?$ e! R6 I. }board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
