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回復 #17 happpyend 的帖子
. f5 b5 I4 p8 ^% D. N/ d& T1 ?(1)
3 N8 G3 n; C: ?% c) H8 t% f% vERROR: Error in board description file (step device/TAP)
* y; C o2 h: [0 J0 w3 _2 U) ^. G$ U5 E
指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
/ q, I( C8 @* j, C" E7 X- j3 @, I8 p8 s1 B" l5 O" {* l b
(2)
( M; Z4 m8 l8 k4 l1 E* _3 b利用procards utility燒image到JATG與memory mapping無關
# t, D1 c+ R2 J* v! R
$ Z) a. w; F' |' q1 h0 u z# \(3)
3 x6 _; P: u; M0 I; y4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
7 ~) O# [9 ]2 s- z8 b* a" e [, ba. boot時FPGA從PROM中load那一塊image
# l9 ^ E8 i3 f; M% x' ub. FPGA在memory中的address配置
1 S' [$ H% M. c9 E+ v! a2 M5 j1 b7 v, a- d; u2 U' K( E
(4); S0 ^0 X8 {% @# c4 ]
Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
8 x5 K6 ?/ J: h% ~/ dProcards utility的pdf多kk就懂了
, u9 B' J0 M# Y1 ]$ U4 Q( y- }* A8 F6 b5 T2 _
(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk C; l$ z( s+ `
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
, P+ w+ U5 B$ h4 F6 c% Q) u0 ]當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM3 l/ l4 j+ B( A, m/ f- A" X
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據% U9 f# J% n, v& C( H
: s* l& Y8 X6 G+ G; s* W(6)
o5 o* n/ W1 W; w; r# P你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.4 z. r0 Y) w8 V h) N# D
/ ?. R8 S4 H# _* w3 Eboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
