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回復 #17 happpyend 的帖子
0 _, E0 L3 v0 z% }. c: Q: x(1)
- k* N% t# v1 q1 C/ H0 X7 l2 M) XERROR: Error in board description file (step device/TAP)& A; y5 o8 Z( M+ v
5 j. v$ m0 O& M% z指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構+ B* _2 u& Y; K! v! D
, b' h4 N+ n! h8 `
(2)
7 Y) }( h: r5 M2 P }+ b0 r# U$ ^利用procards utility燒image到JATG與memory mapping無關+ z, i$ m4 T6 g( N8 c; s. g0 [' y
4 A6 h# o- C3 s+ Z
(3)
! e" Q' h k. X4 o9 L7 c, u4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
6 r5 X/ X' S) Ua. boot時FPGA從PROM中load那一塊image
- q i6 ~; W2 }- I9 Lb. FPGA在memory中的address配置
7 k( T1 r1 k5 Q/ j ~* e
0 d% w/ R2 I/ E0 w(4)8 A) T; \+ p m2 h' O' q( X
Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
7 O8 Q6 ]5 U6 i* HProcards utility的pdf多kk就懂了
: q- W v$ x5 F# d
% W6 f& o* P$ N' X, T; M" R' i(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk( t: T) z0 ~% {
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
k! @ [8 S* d2 C3 ]+ i! j1 e' a當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM
8 T `/ G3 v3 q8 Q( L7 _( z) p; N中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
+ c0 l$ M. b. ~3 V+ w' B( G
- {+ @; D+ m2 [4 s2 H$ O# u(6)
: ?% v0 W, Y0 r: ]+ K; X4 _你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
! m+ e; o) j" S' R. N) W" V' U6 c, g; T4 U& E% R3 M* h
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
