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回復 #17 happpyend 的帖子
 3 b" M) h+ T8 h, z
(1)" {- y5 d$ @( Z; V: x
ERROR: Error in board description file (step device/TAP) L0 o9 t5 f @5 Q& n- B
% i3 T9 t/ m) t/ R+ _指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
6 U5 c( Q! x4 X9 W) r! z5 E; [, n, A5 y+ X
(2)/ ]: h% P& u& v) B; U
利用procards utility燒image到JATG與memory mapping無關
, K2 h, g* ]+ i+ I
8 V2 J2 ^4 W. E# p9 ^# r(3) b) `* r' f9 E
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
1 j4 q7 e, O, U# Z Ja. boot時FPGA從PROM中load那一塊image# R2 t% b8 \0 D% V1 ?0 h
b. FPGA在memory中的address配置: A/ n2 a: c ^! o% t
8 R* \: X1 V7 t(4)1 d" c$ _# t: s; C& y
Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號8 O% u: g& M" t/ @- y
Procards utility的pdf多kk就懂了) c, }% x/ I6 ]5 D+ Z; J
! {8 O8 B+ s& s$ l% i(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
^% l9 }8 T {- c) |/ V當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
. r5 ~5 n% y1 Y- G當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM
3 _4 G( @3 I6 Q$ V中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
q0 @+ B3 M8 R/ H. t: S1 M% d- I3 ^ Y& I7 v4 V
(6)
7 h4 \4 j) |' {你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
/ w2 c/ Z; [2 p7 I
/ u, o4 F9 X* Y( w5 Z2 Bboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
