|
|
回復 #17 happpyend 的帖子
8 B! r1 p2 Y4 V+ A# b* r3 U" u(1)
7 v8 u2 c5 @8 H. _/ q* HERROR: Error in board description file (step device/TAP)- S# t4 r0 U4 }
* p' S7 P8 {- s; W- q! ?指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構/ \$ {5 Y; [: w5 [, M7 @: A# V! d
( o3 x3 X: d4 s# X D# @2 [# b(2)
, I' M j3 x! \; l' d+ U* l. h1 W利用procards utility燒image到JATG與memory mapping無關
, Y3 q/ f E' L$ |1 z3 i( S. S4 g% n `
(3)1 T8 x: N; m3 t7 j* C+ p
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
! G/ o: g) ^+ [* M# va. boot時FPGA從PROM中load那一塊image$ i; s4 G% p/ t% C: _
b. FPGA在memory中的address配置( m4 R$ J. B+ B) [1 n9 j7 S
) k C, L* }0 m$ |(4)$ A) ~; b; r8 c7 A/ w
Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
. ?$ q: A0 |" ^% b7 C4 U# Q9 a7 OProcards utility的pdf多kk就懂了
O( w' E, A1 o! @3 C l1 {( |0 g1 m: o. Y6 y1 z" b
(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk, t1 W$ d# e, p3 }( Z
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.1 a r6 \3 @. C I
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM) e& i5 o/ K7 U- N) m. Q
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據4 d. d# v* P8 ~4 e8 P- h
: q/ o1 l: J6 u(6)
: ^( p% g. c/ y; |8 r& g2 {1 i1 |你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
6 j- \3 n6 R9 h k. c+ V2 x& C- ^# a4 Q2 n) _* m! U' }; n
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
評分
-
查看全部評分
|
IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
