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回復 #17 happpyend 的帖子
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(1)2 I9 N J: J3 X# n( o
ERROR: Error in board description file (step device/TAP)
8 [- i) @. ?2 a ?& W
7 F. ?2 t2 U1 K. F; S8 s; b/ C; \指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構0 U6 A1 ?* C0 \5 C. ]" _! {
- X3 F: v4 {: z8 z% u" O f(2). w! |. @5 I. s3 G
利用procards utility燒image到JATG與memory mapping無關
# V% ^+ h0 E( ]' Y* Z
0 r$ V: X8 K' k7 c! n(3)
% l/ A. k5 A2 K! G. ~, R c4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事$ @. Z% `, i' |; \+ ?0 u2 ~
a. boot時FPGA從PROM中load那一塊image: P( j% f9 t4 t" R S0 @8 B/ a
b. FPGA在memory中的address配置
" V! u% V; H$ ~. m% v
$ N, f2 Z9 Y9 H/ L5 r(4)
- R1 ]7 K" F. ?Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號' v0 E4 h+ v) U1 G" Y* A+ V9 V6 H9 v
Procards utility的pdf多kk就懂了
9 a9 m+ {! {' B. `
1 @ y `. f) Q$ B8 |(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk: D# j0 N1 b4 [/ F) @
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
* Q& j, J w/ P) o! Y1 V2 l當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM& W2 i; o$ ~# A3 W4 ^' H9 [6 w
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
+ m# s! M( b& P
- L" K7 s0 M$ c4 `(6)8 ^$ h6 h/ O( T! F ^
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
1 F } h2 v4 G% L
7 h; Y w, q8 d2 |. q. w& H2 v7 y; Sboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
