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回復 #17 happpyend 的帖子
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(1)/ g6 j9 L0 L6 R, a" S8 }# m; I9 Q
ERROR: Error in board description file (step device/TAP)! j+ a) J1 N: q- ~9 _& B
( L8 r4 q! t5 s( l* G8 I1 X指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
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& V% `' |' }! x' {8 W(2)
% w& H+ i# Y8 g1 o( [) V利用procards utility燒image到JATG與memory mapping無關
& E; [4 I& A, |" j& A# P1 u
9 n9 V! n9 V- K% k' K(3)
8 t" y: j2 l m$ @( v* B: x4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事1 e9 n; V [' A& S
a. boot時FPGA從PROM中load那一塊image
$ N9 v, S4 E5 ?$ B5 u; Y1 gb. FPGA在memory中的address配置
K* @& Q7 Z! l3 r- e+ R) S% }/ J" p$ p( @% b% L; P& ?* B
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! ^! }& Y' ?7 Z h! E- MStep3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號) y6 N: z% f$ I
Procards utility的pdf多kk就懂了1 W, V3 o( B! X! T2 N
* I% B. f2 L; c( l4 x# b+ Y [(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
& w8 K. j% Y4 K" C& Q當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.8 O/ B H% D: Q, w3 M {
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM
/ I+ r6 n8 H( v* h8 c% F中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
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8 N- Y& R1 q t% f7 s& P% e8 R: T9 l你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
* q) g7 l) K0 p. K8 v% ]7 }! h5 f5 G+ |9 t! S4 m* s
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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