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回復 #17 happpyend 的帖子
 ! J, D1 D( q1 x6 M3 w( v
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7 Q+ `: p8 ^$ D- U, O" ~ERROR: Error in board description file (step device/TAP)" p h5 i5 U/ I$ w: M) c. B
/ F4 c( x2 c; A. W1 r, ]指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
2 r2 _' S9 l! l0 O3 f; N! `8 q& X4 u2 T5 N6 P
(2)0 m* g+ x2 n0 A9 J7 g% \3 r6 Z# N
利用procards utility燒image到JATG與memory mapping無關
3 z# ^+ O8 C4 S
7 m8 g* c: }2 s* D- I(3), a3 K& H/ { j1 ^# N
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
! W1 B8 S3 \. u# Za. boot時FPGA從PROM中load那一塊image
% h3 j O6 D" Kb. FPGA在memory中的address配置
8 L4 K e8 T, |# J
) f0 J9 r l: {. }* q# X4 n. y. N(4)
" W0 w. K9 f# }" U* ?Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號/ p' @& t0 n0 O) N6 @9 q
Procards utility的pdf多kk就懂了$ `/ K: B2 A- A) A1 J
# y, o% B2 @( k+ U) }/ I: O9 i9 }4 z
(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk7 B. Q8 E2 M3 D5 I
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.+ e: o$ |# u0 ^( p7 l* I
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM
, h( e9 f G* u+ F- ]$ O4 D) {中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
+ Y0 q2 z/ b' l2 R) e. }7 k- l' O
(6) _# q* @& z8 t! O1 b
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.! P* L+ \- J/ a
* B( Y, ?' } u( [! `- k9 Vboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
