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回復 #17 happpyend 的帖子
 , p( i5 g9 \6 D# C3 v5 Q& S
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$ c3 M: x# {3 y6 g- x; `( kERROR: Error in board description file (step device/TAP)$ s5 I4 d4 p s& u3 H
/ s! ~( \% K! t2 n6 X指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構$ A& H7 h1 N; n5 L; w: v7 N
3 Y6 X5 }# s' `, J6 c# t
(2) }; e* L5 S) n N
利用procards utility燒image到JATG與memory mapping無關% a# n/ O: `; a! G* z
5 w5 W0 T Q4 h6 q' K* q(3)) g' u. B8 b, [" v! u7 Y$ U
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事; Z( R3 X9 A- x7 O- ^& S8 J
a. boot時FPGA從PROM中load那一塊image
1 O& \* G0 j. H6 zb. FPGA在memory中的address配置
: Q4 e5 [. v* w; T7 D. ?" u# ~, {; i4 e9 m1 E
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) \! S0 w0 l) Z# [$ d/ {Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號; n; m; T+ L- B9 ?4 O
Procards utility的pdf多kk就懂了/ t. `- V( _5 c- N' y7 ^, U
! d( A4 s, v& G) ?3 K1 N, C# N(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
. T, u+ H5 n; [: A% u" c: ]當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
; U& o1 Y/ r# \! ?! a2 m當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM2 ^" O) k2 |+ T/ V* {
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
5 m2 ]8 A/ S" }; i! \" X! a$ Z; H+ M8 I' E
(6), ]# r: q: Z6 u2 l
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.- B/ y, _1 x/ H1 _0 N% P3 y, b+ q
9 T/ f3 Q' t9 y% a
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-20 18:14:33
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發表於 2007-5-22 19:05:00
樓主
