IC LAYOUT人員與90奈米以下製程

jianping

最近看見一則新聞，台積電開始導入45奈米製程，不由得讓我想起前陣子看到的一篇文章，90奈米以下製程LAYOUT人員需求度將越來越低。

" R: n0 B7 k3 ]  h& I) n    晶片產業已經有好幾十年了，如果我們回顧廿年前的LAYOUT圖，我們會想∼∼∼他的手法為什會這麼粗劣。那十年後的人看我們現在，會不會想：2007年那時的人為啥那麼笨，做IC還要找人製圖。那時會不會是∼RD設計完，丟進軟體∼∼LAYOUT自動跑出來了，那如果真的發生∼∼∼LAYOUT人員可能就不需要了。

    你說這是不可能發生的，那∼∼∼十五年前的人會想的到今天45奈米產品真的能實現嗎。台積電做45奈米，那美國一流實驗室中會不會正在做更小的製程，還是說其實更小製程已經實現，只是因為成本不符無法商業化，我曾經在好像牛頓雜誌看過1奈米製程文章，好像是用『碳管』來做的。
$ @. B7 G1 {* h2 Z8 q: j% h& t
, y. O" R" ]  |% B" h+ r6 h) K    在我還在思維我未來會不會馬上失業，我就看到最下面連結網址那篇文章，他的標題叫做『你要自己做65奈米晶片的線路佈局嗎？』。
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    我截錄一段下這篇文章內容：『大部份人認為，65奈米節點晶片設計只不過是對洩漏電流、多變性、訊號整合問題投以更多的關注。真正的變化可能是，隨著客戶自有工具 (COT)設計流程模式面臨挑戰，IC設計業者重回客製化晶片(ASIC)設計流程模式時代，做線路佈局(IC layout)設計的工程師可能更少。.............65奈米設計技術上雖比預期容易，卻因主要使用者停止線路佈局，可能促使半導體產業出現新的變化。他還認為，90奈米已出現此種趨勢，主要是因為可製造性設計(DFM)在90奈米以下遭遇挫敗。對於公開客戶必須因應這些DFM問題的製程模型與資訊，晶圓廠也備感猶疑。............』

( I7 r( v# |* A8 [( x2 m: k    你如果是一個LAYOUT工程師，你看到這篇文章你會背部一股寒意上升嗎？？
+ Z: p" V9 m/ @3 W
- W' I. j7 M3 w    我們討論版有一個標題是在討論十項全能的佈局工程師，在我的角度看來，這不是一個衡量自己能力的標題，而是一個在警惕自己要不斷學習的標題。

% O7 j8 W, Q: M: s' q$ `4 K    你認為你現在做IC LAYOUT是一個高科技產業，如果你不學習，可能沒多久，你就是在做一個傳統產業的人，不用對岸的人來打擊你跟你競爭，這產業自動被歸類為傳統製造業。
  Q4 Q0 X$ t4 y7 m: S- a3 H0 |
" c; U* M; n0 J5 @* J    你準備好了嗎？若你還沒準備好∼∼你要小心囉！！  大家加油吧！！
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7 Z$ \8 k2 H& I5 q2 R
參考文章：電子工程專輯『你要自己做65奈米晶片的線路佈局嗎？』
: P! \+ H3 ?8 E8 w網址： http://www.eettaiwan.com/ART_8800408873_480102.HTM
5 y* P) L* X, G7 }8 [0 p
[ 本帖最後由 sjhor 於 2007-4-16 04:03 PM 編輯 ]

sjhor

見解不錯!
不過  我響也不需要太擔心。
1 I, f8 R+ G: @) b5 F$ F$ }- M因為  "吳重雨" 老師也從 10年前說過:
"Analog will die?" 這ㄧ句話
現在的 Analog 也還活著說!
" c& p- [0 a% K8 k& F+ X4 w" [; ?
Layout 工作應該也是相同的!
只不過工作性質會變!
! ?& _/ B) X; t( |1 ~
, p1 i: |: c0 p* o( w但我相信 Analog layout 應該很難取代!

* F' {; J. {8 }: x, c' W( Q數位的是可以取代沒有錯
# A9 |. B) b+ p0 V' ]但仍需專業的比較好
尤其是這些深次微米的
' B* c3 V/ Y" P光罩都好貴  不是 designer 玩玩就可以的
* O1 p4 ~' e' c/ f! J1 ^只不過 layout engineer 也業一直學新的東西
4 e% X9 l$ H+ H) F$ F否則容易淘汰而已!

world776

您好.JIANPING 板主,最近一直奔波找LAYOUT工作.一直没能回复您的消息.我尽快申请MSN和您保持联系.
, r) m+ G$ L- u/ ~, w0 Z! A- N0 y我是觉得LAYOUT只是入行.万一真有天LAYOUT不行了.转ANALOG就行了.而且相信没人会在RD干一辈子的.努力转ADMINISTRATE啊.

masonchung

Physical Compiler 已經決定數位Layout工程師的前途嚕

jauylmz

其實 Layout automation 的議題也存在相當一段時間了，不過以目前看來 Digital 的方面是 ok 的

# @. k- x/ s' h2 d但是Analog 就還有很長的一段路要走。

看看現在台面上那些宣稱可以 自動產生 analog laout 的 tool 就知道了。如果真的好用或是夠成熟，會是現在這種情況嗎!!
  m( I1 m4 [; w# s- J1 Q2 T
' i" c- r1 {, S( q製程越往下走，人對Tool 的依賴程度勢必只會加高不會減少，因為Rule的複雜度已經漸漸的超越一般人可以負荷的程度了。
2 K* V* |7 B4 q% ^' K
4 |: \& t6 U# ?& n1 H, UCOT(客戶自有工具)的 "終極" 目標當然是希望可以一個按鈕下去就作完。不過說真的難度太高了，所以一般CAD的人員，只要能夠有助於加速作業的方案都很樂意接受， 而且目前國外大廠 45nm 都還是人工在畫的狀況下， 個人認為 3~5年內 說要做到"全自動"不太有人會相信的。

& i/ R" _' U6 T7 J" ^) h自動化的趨勢是不會變的，所以Layout 以後也許不用再畫圖了，但Tool 終究是人在操作的，只是那個人是現在的你還是別人!!

所以平時就要加強自己各方面的能力，為了就是準備這隨時都有可能出現的 "變化"

jianping

呵~~~謝謝指教,總之~再現今這個社會~不管哪個行業,都是要不斷再學習的,不然就會被淘汰,當然~LAYOUT這行業也不例外.

yhchang

EDA界 早在我讀書那個年代  2002左右
就已經有很多  Analog Layout Automation 軟體的研究

CAD 學術界的研究者企圖想要用  類比自動化佈局軟體  取代類比LAYOUT工程師
: L  g- n# y! P) |' W7 _
- O! E3 g* @3 c, J. Q3 }; ?但是有一點很重要  EDA的學術工作研究者 或者是 EDA工程師  不管是 外商還是本土企業
背景 清一色都是資工   偶爾會出現幾個  也具有電機背景的人
9 a9 o0 Q7 ~+ i# {' i但是  真的畫過 Layout 的 資工領域研究者 又有多少個
! G* t% q$ ~; s/ ?9 V
事實上  並沒有太多  甚至是很少  因為LAYOUT  可能不同的類比電路或RF電路
' F7 p7 ?3 c0 x7 R* m# n畫佈局的考量都有所不同
; |+ L5 [; ]# n/ H
6 _* d4 X4 F$ d( i/ u. V( \0 u應該是很難有研究團隊  同時精通這些領域  把類比佈局自動化 TOOL 做出來
$ A1 [  c/ t5 ]' P* j8 F就算做出來也必定會有 瑕疵
1 \5 N8 P, y. L8 I1 q2 X( F因為TOOL 很難同時FIT 一大堆應用電路 不同的畫法.

$ e' p' H! M3 V- S8 P- C所以我想  很厲害的LAYOUT還是非常吃香的
" m4 r6 F" j- ^) Z' C+ B8 d6 o出路部分應該不用擔心

yytseng

暈倒
今天才看到這篇
. Q/ {4 M! J# I8 p2 m! U還版主發的...
! z; a2 s( S. s9 z2 k7 M
/ _3 T% M. V+ M) o, m2 w$ q3 j% eCOT 是什麼都不知道
就亂貼亂下評論
5 h/ I* ^# c: S) P- f# CEE times 翻譯本來就白痴白痴的
最好去了解原文再來貼...
9 v! C4 a3 _, v6 B0 U+ m# b
底下有COT vs. ASIC 看一下吧
* Q7 x, I+ k1 V( _: @' Ehttp://www.sigda.org/ispd2003/2001/presentations/1_1.ppt

jianping

感謝指教喔~~真是受教了~~希望以後您能常來發表看法

i543421

希望未來90奈米以下的製程能有更多更好用的客制化工具，不然晶片數目越來越複雜，也是很難佈局的。

yoyo20701

大大的分析~蠻好的~~小弟對ic設計業界有一點點了解囉~~多謝大大

amanda_2008

其实说到未来操作自动化的工具的那个人，我觉得也许不需要太高水平吧？只是按按钮的话可能谁都可以，就算没有完全实现自动化，这个行业也很耗眼力的，做久了眼睛也不行，所以出路终究要想想。。。。。。