很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
但是，只有一個錯誤！
  c, N! i8 D7 ^3 C, g* |9 d/ x就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
以下是我所看到的錯誤！
; C  X% l7 Q) `6 W' O6 O+ r# W請各位前輩給小弟新手我一個答案！
是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw
: R4 o1 e8 A- r5 s- T
LVS方面所出現的錯誤！
. T% E: n5 v0 x8 x* V2 _  H' ~ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
( {$ @, h$ ]; d% q* T% M$ X***Galibre finished with Exit code

' [* O% U2 S0 L( o以下是VCO_test.lvs.report
$ Z6 ^' c% o; {( M6 K# V* FExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
3 `+ [# N) Q! V% O! ?  I2 _---------------------------------------------------------------

' |2 g( a) s( R  o. rWARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
8 `* P/ L5 S( I0 y4 LWARNING:  Direct connection between different ports:
6 K* V' `5 f( R  h7 c          Port names:  Vplus  Vplus  
WARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
8 v5 I3 H4 [( |' f          Port names:  Vctl  Vctl  
# r$ i4 x; R! `( T# `. h/ }4 Y
5 z$ e; w/ G( h) C. L. }# i
: y. I0 y8 }  I5 P3 w7 U
Conflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
  N6 u# X! Q/ K" a$ m4 s   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?
: R' h. E0 Q" ~/ X3 [, C; S- c+ S
- j! q. d6 t2 e- n看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
2 L! B8 d) _+ s/ n都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
* Y1 ^2 O. o4 S8 e8 J老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
$ D- W2 h$ Z1 R; Y8 G& I  F, r那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
# U; @0 g' f" F6 F. n9 Z! `" a
若您使用的並不是以上我所提到的由CIC提供的製程,
& e" t" B* z3 H1 ?那...我再想想辦法,看如何能提供你關於此問題的解答.

8 S; E, n& F9 o$ Q. i/ V' M嗯...我不知道在這裡留下我自己的email address是否會違反版規,
! M4 Q/ e8 i, D5 C: Q* y所以我暫且不留,若您覺得我以上的提議可以接受的話,
8 N4 N' ?  j: l請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.

p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
8 W3 u1 X5 n  N0 Z/ c2 N6 t, T: ^" `但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
0 v/ D" A4 R$ x6 p5 t4 r% C另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
  j; c$ B1 I' X- m5 `祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
You could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象