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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › PLL 的實現方法?
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樓主: kolong
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[問題求助] PLL 的實現方法?

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1#
發表於 2007-3-17 12:32:25 | 顯示全部樓層
答案是可以的, 只是就以成本來看的話划不來而已
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2#
發表於 2007-3-18 12:42:19 | 顯示全部樓層
你可以上中央圖書館查一下, 有一篇碩論論這一件事.
8 _" z2 O- D0 T: c3 u) v1 ~
$ @$ @) e5 s/ Z, N7 G9 T2 _6 Y# \輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對
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3#
發表於 2007-3-23 08:38:34 | 顯示全部樓層
如果你能講的更詳細點的話, 也許可以幫上忙也說不定
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4#
發表於 2007-3-30 10:19:15 | 顯示全部樓層
如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?
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5#
發表於 2007-4-16 14:14:29 | 顯示全部樓層
如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?
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6#
發表於 2007-4-23 16:18:35 | 顯示全部樓層
128microcell在一般的應用可以放一大堆東東也...; K4 A4 k% |1 ]# g: j- F) G" }' d: J
你的design很大嗎?
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7#
發表於 2007-4-23 16:30:00 | 顯示全部樓層
也...回到你回的問題...
( e7 r7 H2 b& ^9 x要做phase shift可不用改到duty cycle啊...
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8#
發表於 2007-4-24 10:25:35 | 顯示全部樓層
願意把所有的規格列出嗎?
, O+ K' K" C! V2 G7 \也許可以放到64 micro cell也說不定...
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9#
發表於 2007-6-11 15:02:01 | 顯示全部樓層
這樣子做出來的phase error會很大也, 要先看規格的要求一下下
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10#
發表於 2007-6-20 13:39:55 | 顯示全部樓層
不過我還是覺得也許會有更好的方法來設計這個東東的, 所以才會說介紹個人給之類的...哈
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11#
發表於 2007-9-10 14:49:50 | 顯示全部樓層
這個有趣了
5 L4 @  D2 D# i8 K+ I  a) p* z0 t有simulation的waveform嗎?) b. {) J; G6 e4 C8 r+ q
示波器量的更好~~~^^"
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