uart 16550 FIFO問題

addn

各位 大大
/ ]2 [. `7 q+ S請問有人知道uart 16550 的FIFO的電路結構嗎
: N/ f4 @. m/ u, y
因為以前有用vhdl做一8250的功能
想加上FIFO ,變成16550的功能
所以才會想了解16550 FIFO的電路結構
2 |5 ?% l4 W* B
5 }8 ?6 z3 n" ]依照data sheet看起來似乎是用異步fifo
6 W& A( O" Y5 n$ X/ K寫入跟讀出fifo可以同時操作

( k1 [( u$ g& h5 s# Z可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
9 K6 ]2 }& E" m: f) v會發生full,empty,level trigger判斷錯誤,如下圖所示

addn

您好

感謝版主 大大的講解,提供解決方式的參考

我這邊還是有一些問題
9 L  }0 ^4 a7 ?! _0 Z2 z
+ S/ W+ C6 Z8 v; U* r3 d3 Y1.
RX FIFO
( x6 f2 [; M5 K; pwrite_ptr變動對/RD empty的影響就如同大大所講的
cpu對於錯誤的empty只是延遲下次在來讀FIFO資料,並不會
: W/ G  B' k* f; e9 u9 L# a  X造成嚴重的錯誤
可是
read_ptr變動對於寫入FIFO full的影響就很嚴重了
3 N& w0 Q& w. U當要寫入FIFO時誤判FIFO 滿了,這時就會造成溢位的動作
7 U) S# u1 t% s* I1 U' ]
! V. _; x; F  f3 p) x2.
: v% _, i6 h' v' }# N4 ?; D6 L! x$ ?16550有TIGGER LEVEL功能,可以設定當FIFO收到1,4,8或14筆資料時
, U4 n$ A3 V! v7 S, p去觸發中斷輸出腳INTR
: \' C( O% y9 f; ?0 g1 I4 ]這樣勢必要有TRIGGER_LEVEL_FLG邏輯來指出是否符合條件
' s- n( Z5 p% i, ]這TRIGGER_LEVEL_FLG也要根據變動的write_ptr和read_ptr來決定
這樣INTR輸出不是就有機會產生毛刺在write_ptr和read_ptr變動時
那要怎麼消除這毛刺現象呢

3.
如果加上handshake的話,那時序動作可能就會跟16550有些差異了

addn

您好
  ^1 B" J& Q+ k# Q# l$ F1 Q感謝版主 大大的建議及經驗分享
對於數位設計的確讓人傷腦筋
有一大堆的情況都要考慮進去
8 x( n+ G# g5 T1 ~需要發很大的心力在設計電路的穩定性上

9 c& j1 U7 Z4 z! B2 ]8 p! ~大大可否對於handshake在這裡與FIFO搭配使用
, f1 b! |# L# I6 l5 T/ e) Z7 `再進一步說明一下呢

1 h8 R0 |) p7 ?我的想法是這樣不曉得對不對
當要寫入FIFO前先通知/RD電路暫時不要改變read_ptr讀取FIFO
8 e; f$ u$ V# T2 p5 v6 l& N3 L0 U寫入FIFO後再通知/RD電路可正常動作
反之讀出FIFO對於寫入電路也用一樣的機制

addn

您好
2 N' I, K1 s4 A, T5 |4 d9 G
1 B, B% v# ^" r0 ?8 E/ a% p可是這樣還有問題我搞不懂

  寫入端有16Xbaud可以當clock可以達成交握動作
* B/ ^8 d# k$ l  讀取端邏輯,沒有讀取端的clock只有/RD脈波
) [' H5 {0 {. r2 t! T) l  當/RD來時就表示一定要讀取,而且沒辦法
  產生及判斷交握訊號

addn

您好
# G3 S& D. ~  g1 I( E7 h+ p0 B/ m
6 H* m+ O/ `& r這部分我實在想不出來
如果版主 大大可以提供參考例子,那最好不過了
2 {7 W, y( d9 K8 x. u" ?
謝謝

addn

版主 大大 等你有空在幫我解答就好了啦

2 X  w9 I3 d/ q4 J7 q  @我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
http://www.21ic.com/news/html/70/show1661.htm
2 D, j2 B+ ?  H& \) U# xhttp://blog.21ic.com/user1/1202/archives/2006/23787.html
根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
1 ]( s& b- l/ v; t可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
碼後還是無法百分百保證正確呢
0 K, q8 A; y; R' h7 y
還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢

addn

謝謝 版主 大大提供的參考範例

將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論

1.
$ N7 Q  U' M* _- ^/ i% |" ^) r   版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
9 c4 V) l: Z# k* M   這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
   wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
1 }1 l7 `( G: j4 m; j, t( \# q2.
   由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
+ \( ]5 Y9 M: g4 ~   假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
   資料讀取週期RC最小280ns
" ]9 \- C/ Z. \2 j3.
   full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
  k( b: G, ]1 Y   小小於wck週期的case,會有問題,以trigger level造成的INTR來講
   當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
   而這段時間不會造成多餘的中斷被執行嗎

addn

版主 大大謝謝你再提供這些參考的資料
我會好好的找來研究看看
5 H; b8 U: W4 z! l' `: H
' x. M' Q1 r' u) I! G! e我本身目前不是從事電子相關行業,不過對於
FPGA/CPLD,HDL,數位邏輯設計及單晶片等
都很有興趣,之所以要寫16550 code主要是想
挑戰看看自己能不能寫的出來,不過似乎沒那麼容易
" o! H3 G  ]% v7 S
1 N( ], Q2 t- s; \  aFIFO這部分我有上其他討論區問過,可是都沒人回覆
感謝版主願意跟我討論這個問題

6 |- |& Q" z+ o0 C. K- M. ]; W1 N4 o再次謝謝啦

addn

您好
$ F- X3 G/ x, m+ f9 [) ]最近想到一種架構,用來做FIFO不曉得可不可行
/ M7 l, P7 l  w2 L: j( I如下圖所示
! B' F5 f# x4 w: N! `2 M0 [
0 o0 s% a) g1 j0 l; u% L先就full,empty討論,trigger level不管
5 ?* ^: N% w( `# r. G讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間

0 S! R& s& p/ M4 ?1.用額外bit(valid_bit)來指出register是否有資料寫入
1 C- d' l9 s$ X3 ~  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
  當讀取FIFO,相對應的valid_bit會被清為0
! n7 k: \% c/ \4 j
2.wptr及rptr用bin count

9 X- u+ x; x' J' X6 j3.full將所有valid_bit取and,empty將所有valid_bit取nor

9 m7 C$ s* u  N" A+ r4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
" }$ m0 F$ `, i$ Z  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已
& V4 B$ I, e! C4 H+ g9 f& Y
5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
7 h. X* g* ^, r! u: {' d  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
3 f2 e: j: F9 a; U9 l  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
- X6 G% @' X$ }) |$ v# Z% G  個位置是空但被判定為已經滿了的狀況)
. I! [% j, [, [* x2 G' M! K/ o
' b: w6 \) O& b以上的推論不曉得是否正確

addn

您好
; p& {5 `; m4 W( ?: P* r, s: v我想到這個方法除了電路會比較大外還有其他缺點

1.不適合做成容量較大的FIFO
$ ~8 l' D/ v# p, e' f
2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
5 P6 p# Q' ]# `; e7 T
7 u! ^8 z7 O2 \3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
2 f# \2 I1 R6 E4 L   會有較長的延遲時間,所以速度被拖慢了

0 E* U7 {0 l, W; }謝謝 版主 大大 再提供了另一個思考的方向

addn

您好

* [) b! z" f6 l9 @7 ~* Z/ S% r+ n+ U
1.
   "另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"
6 G/ X1 m, j# @* A! f
   不了解這段話的意思,可以在進一步說明嗎

( Y2 D$ Q! p& A9 u# D1 S$ O2 X2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
  請問有辦法評估亞穩態維持的時間嗎
- Q, h! B' ?  N% f* O( @3 d  
2 K! A: S3 U3 z謝謝

7 q. e( [4 z( Y+ {) @! V6 o4 {* H[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

addn

您好
& _/ [; g9 O$ c關於 metastate
請問如果一個d-ff假設 clock頻率1 hz
6 Z/ ~: t% V+ X, z5 b& K如果剛好發生metastate,metastate這個狀態
) `( {7 b8 H" g7 n0 T7 ]有沒有可能有機會維持1秒的時間長度呢

謝謝

addn

您好
依讀取狀態來說,/RD負緣鎖住empty訊號
5 a( r( Q, d: N而剛好發生metastate,且剛好時間超過/RD默波的週期
4 @; n5 @# y, H那讀取到的empty不就是錯的嗎 如下圖

addn

您好
' o5 i( a. u0 o6 A  n" U, E5 R9 X1 w% c所以是否如我37篇所講
! A: W2 M  Z, ]% d/ Z7 ]這樣的設計會有問題,因為無法保證發生亞穩態的時間
比/RD,16*BAUD週期短

2 R/ u: V; ]. g( r3 ]; K那麼這個問題不就無法解決,因為empty可能再任何時間點
發生變化,而/RD脈波也可能再任何時間發生
7 f8 ?; E7 R  U0 ~
8 z; y- e2 w: G- ^/ `" ~請問這樣的架構,有什麼方式可以解決這個問題
' o' w! r2 B* P7 `9 t
4 M' e$ k9 l1 v+ M& a4 Z謝謝

addn

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
+ J7 `+ S+ C( B在opencores內是不用註冊的, 直接以cvs下載就行了

/ z* i* W5 C* v4 Q. A
" P/ e+ d( Y- ?/ o4 U5 l3 y4 @原來是要選cvs選項就能下載

謝謝 版主 大大回覆