uart 16550 FIFO問題

tommywgt · 發表於 2007-3-1 14:06:04

非常抱歉, 這個本來的討論被我不小心刪了才要害你重貼, 那天回了很多, 這次我就回的簡潔一點好了

對於類似因不同clock所引起的問題我的看法有二個:
1) 使用handshake來完成資料交換 (包括status)
2) 使用較高的clock

由於第2點你已經有提過了, 所以我就針對第2點討論好了
使用較高的clock可以有二個方式:
1) 使用二個clock之間較高的那一個
2) 使用更高的clock

無論是選1或2, 都會遇到你說的那個問題
我們的目的是不管選用哪種方式都希望可以很穩定的讀取到正確的資料, 接下來我們以RX FIFO來討論好了
假設我們在/RD時(讀STATUS)剛好有一筆資料進到RX buffer, 可能對empty及full造成以下幾個可能
1) 本來emptyl變成沒有empty
2) 本來沒有full變成full
3) 本來不是empty而且buffer也還夠所以empty跟full都沒改變

對於case2, 3因為不會造成任何問題, 所以估且不加以討論, 討論case 1的話會發現在/RD出現時有可能
1) /RD讀到empty, 故CPU會以為沒資料而去處理別的事, 過會兒再來讀status時才把資料捉走
2) /RD讀到沒有empty, 程式直接捉走FIFO的資料

我只能說以上二種情況也不會有問題的, 主要的原因是這幾個信號都是1 bit.

再回到你顧慮的問題討論
假設說這個status是超過1 bit, 例如: buffer資料的長度, 假設FIFO長度是8的話, 那麼這個值要有3 bits類似的情況發生在/RD時有可能因為011->100時讀到111, 這個也是你圖中所表示的問題, 針對類似的問解決方法應該不少, 我在這提出一個個人的看法 (這個問題用handshake的方法也是可以解決的)

下圖是說將資料多COPY一份, 這一份資料的UPDATE跟原來的資料差了一個clock cycle
假設在/RD時剛好發生資料改變的話, 只有一個值會有問題, 透過VOTE找出沒問題的那二個再決定輸出哪一個穩定的值即可

以上, 希望會有幫助

tommywgt · 發表於 2007-3-1 14:07:07

類似因為不同clock而造成的問題在設計時常會遇到

有人有別的好答案嗎?

tommywgt · 發表於 2007-3-2 12:10:36

其實在早期我遇到這類的問題也是用這樣子的方法, 近來我不太使用這個方法了, 這個方法一定可行, 但是就如你問題所說的, 會有一大堆timing的問題, 一個沒有注意到就會留下bugs

你的思考很周詳, 顧慮也都沒有錯, 繞在一堆timing打轉時, 腦袋一定很吃力.

回到我本來的答案, 加以修改還是可以解決你的問題, 在一堆timing打轉時, 一定要非常小心什麼時候會出現什麼信號, 以及這個信號跟別的一大堆信號之間的關係, 只要這些關係都弄清楚的話的, 自然會慢慢的有答案, 在找到不會有問題的答案之前已經不知道跑了多少次的模擬了. 我講的這些你一定很清楚而且感同身受...

有人說做演算法實現的人比較厲害, 看看這麼多的問題, 幾乎不會出現在演算法實現上, 所以我常常覺得不認同這句話. 一些AE在使用別人設計的IC時常會不保留的直接批評, 殊不知IC designer在這上面花了多少苦心, 深深害怕一個不小心, 多少心血就要再來一次...

對於你的問題我可以給另一個建議: 很多時候我們常會思考說, 當什麼信號或者狀態出現時, 要做什麼相對的回應, 只是我覺得這個回應不見得必須是即時的. 舉個例子, 在/RD出現時並不是非得把對的資料送出去不可, 在/RD的falling edge到rising edge之間的時間還很長, 資料只要在rising edge加上setup time時間之前送出去就可以確保資料的正確無誤(當然是愈早愈好), 這中間還有好長的時間可以做很多事的. 要啟動一個事件去做一件事也不見得只有一個狀態, 例如在/RD之前, /CS一定會先出現, 這中間一定還有什麼好處可以做什麼事的(這只是個假設, 因為有時會遇到AE把/CS直接接地或者讓/CS跟/RD, /WR一起出現的CASE)

另外你可能對我講的handshake有點誤解, 很抱歉應該是我沒講清楚造成的
在research上有個電路叫asynchronize circuit直接翻譯就變成了非同步電路, 講非同步電路有時會令人誤解, 有時講非同步電路時講的是單純的類似ripper counter那類的電路, 在research上的非同步電路是利用一些handshake的方法來完成, 資料的交換之間並沒有clock, 當然也可以快速且正確的完成工作, 跟16550的時序是沒有任何關係, 就算你整個設計都用asynchronize circuit來完成, 還是可以做到interface timing跟16550完全相容.
至少目前, 我遇到這類問題時都用這樣子的方法來實現, 硬體不見得比較大, 電路也比較穩定.

講了這麼多似乎沒有直接回答你的問題, 不過討論這類的問題常需要一來一回的, 這樣PO文似乎不太有效率, 所以我先分享一些我的經驗給你看看, 看是否對你會有所幫助.

tommywgt · 發表於 2007-3-6 10:13:54

意思並沒差太多

換個方式講好了
在狀態改變時, 總是要有相對應的信號出現, 但是別的電路對於這個信號是否需要立即處理可以視情況決定, 而這個信號會停留多久也是看你的設計決定. 一個信號出現時間不管經過多少個clock cycle在 "電路上都很容易解讀為只出現一次" .
這也是個解決的好方式.

tommywgt · 發表於 2007-3-6 15:54:32

需要我寫個code貼上來嗎?

tommywgt · 發表於 2007-3-6 23:18:36

嗯...感謝你把standard cell based design flow貼出來, 可以給沒做過digital IC的人瞭解一下下

tommywgt · 發表於 2007-3-8 00:39:42

addn大大

其實我這一陣子好忙, 所以常常有點無力感...

你想一下這個東東, 如果再沒答案的話我再PO個CODE上來好嗎?

你可以試著把那個ptr改成gray code counter看看嗎?

tommywgt · 發表於 2007-3-9 19:56:47

我來回看看好了...

這是我剛想了一下畫的圖你先參考一下

tommywgt · 發表於 2007-3-9 20:07:12

大部分都跟你想的差不多

那些信號也先估且如我假設一般
wen是RX收到一筆完整的資料時所送出來的
因此我想rptr 跟wptr會像這個樣子(這些都是我直接key的, 語法跟細節再麻煩你檢查一下)
prptr:process(nSysRst, nrd)
begin
if nSysRst='0' then
      rptr <= "00000";
elsif nrd'event and nrd='1' then
      rptr <= rptr + '1';
end if;
end process;

pwptr:process(nSysRst, wck, wen)
begin
if nSysRst='0' then
      wptr <= "00000";
elsif wck'event and wck='1' then
      if wen='1' then
         wptr <= wptr + '1';
      end if;
end if;
end process;

假設buffer長度是16的話, wptr跟rprt為什麼都要用5bits 呢?
你一定猜的到主要是為了判斷full跟empty, 後面的code會拿來判斷

tommywgt · 發表於 2007-3-9 20:12:35

直接key怕按錯的話會消失, 所以分段key

Read buffer部分

--read_buffer
with rptr(3 downto 0) select rdata <=
fifo(0) when "0000",
fifo(1) when "0001",
fifo(2) when "0010",
fifo(3) when "0011",
fifo(4) when "0100",
fifo(5) when "0101",
fifo(6) when "0110",
fifo(7) when "0111",
fifo(8) when "1000",
fifo(9) when "1001",
fifo(10) when "1010",
fifo(11)when "1011",
fifo(12) when "1100",
fifo(13) when "1101",
fifo(14) when "1110",
fifo(15) when others;

tommywgt · 發表於 2007-3-9 20:18:11

write buffer 部分

write_buffer:process(nSysRst, wck, wen, wptr, wdata)
begin
if nSysRst='0' then
      for i in 0 to 15 loop
         fifo(i) <= "00000000";
      end loop;
elsif wck'event and wck='1' then
      if wen='1' then
         case wptr(3 downto 0) is
            when "0000" => fifo(0) <=wdata;
            when "0001" => fifo(1) <=wdata;
            when "0010" => fifo(2) <=wdata;
            when "0011" => fifo(3) <=wdata;
            when "0100" => fifo(4) <=wdata;
            when "0101" => fifo(5) <=wdata;
            when "0110" => fifo(6) <=wdata;
            when "0111" => fifo(7) <=wdata;
            when "1000" => fifo(8) <=wdata;
            when "1001" => fifo(9) <=wdata;
            when "1010" => fifo(10) <=wdata;
            when "1011" => fifo(11) <=wdata;
            when "1100" => fifo(12) <=wdata;
            when "1101" => fifo(13) <=wdata;
            when "1110" => fifo(14) <=wdata;
            when others  => fifo(15) <=wdata;
         end case;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:37 PM 編輯 ]

tommywgt · 發表於 2007-3-9 20:31:43

最後是你最關心的部分
我先做些假設
1) /RD動作時狀態不能改變
2) wen動作時也不能改變狀態
如果只有這二個case的話以下這段code或許可行

status:process(nSysRst, wck, wen, nrd, wptr, rptr)
begin
if nSysRst='0' then
      full <= '0';
      empty <= '0';
      flag1 <= '0';
      flag4 <= '0';
      flag8 <= '0';
      flag14 <= '0';
elsif wck'event and wck='1' then
      if wen='0' and nrd='1' then
         if wptr/=rptr then flag1 <= '1'; else flag1 <= '0'; end if;
         if wptr=rptr then empty<='1';  else empty<='0'  end if;
         if wptr(4)/=rptr(4) and wptr(3 downto 0)=rptr(3 downto 0) then full<='1'; else full<='0'; end if;
         if wptr-rptr>"00011" then flag4<='1'; else flag4<='0'; end if;
         if wptr-rptr>"00111" then flag8<='1'; else flag8<='0'; end if;
         if wptr-rptr>"01101" then flag14<='1'; else flag14<='0'; end if;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:52 PM 編輯 ]

tommywgt · 發表於 2007-3-9 20:33:41

前題是wck的clock rate比/rd高

好像也沒思考太多, 直接key的, 有什麼問題再討論好了...

tommywgt · 發表於 2007-3-9 20:39:03

好像跟之前討論的結果有很大出入...管他的, 你看能不能用比較重要...

tommywgt · 發表於 2007-3-10 23:42:10

第一個問題我想已經不是什麼嚴重的問題了

第二個問題, 如果你不介意把外接的clock接高一點的話也就OK,不過可能就無法達到你要的相容性了

第三個問題還是clock rate的問題

第一個問題留給別人回答好了...
2~3問題的確是問題沒錯, 誰來接手一下呢?

addn大大一直都很細心, 做什麼的呢? 不介意的話請addn大大自我介紹一下! 讓大家多認識你一下吧!

tommywgt · 發表於 2007-3-12 19:55:51

有關非同步電路, 先給你一些參考吧!

[1] Bernard Cole, “Asynchronous logic moves toward mainstream acceptance”, Embedded.Com, March 2006. [link]
[2] Chris Angelini, “Asynchronous Logic - Who Let The Clocks Out?” ,Computer Power User, May 2005. [link]
[3] David Geer, “Is it time for clock-less chips?”, IEEE Computer Magazine, May 2005.
[4] Website of USC Asynchronous CAD/VSLI group. [link]
[5] “Epson develops the worlds first flexible 8-bit asynchronous microprocessor,” Website of Epson, Feb. 2005. [link]
[6] “Asynchronous array of processors chip presented at ISSCC 2006”, EETimes.com, Feb. 2006. [link]
[7] I. E. Sutherland, “Micropipelines,” Communications of the ACM, Vol. 32, Issue 6., pp 720-738, June 1989.

tommywgt · 發表於 2007-3-13 09:31:02

SORRY...上次回時也沒想那麼多
不過那些問題總有答案的, 希望各位潛水的版友高手可以幫忙出點意見
不然的話就變成只有我們二個人在討論了...

過幾天沒人回時我再找個時間來回吧!

tommywgt · 發表於 2007-3-16 09:28:56

看起來是個好主意

如果不管coding style的話, 這個想法很好

相同的, 如果不管coding style的話, 我也有另一個想法一直沒貼上來, 就是使用dual edge在/RD下降綠去記錄狀態, 在/RD週期可以讀到穩定的值, 另外在16x baud的上升跟下降綠也分別去update狀態, 有需要的話可以使用2組buffer length給二邊判斷, 我想這個方式也可以解決你之前問的3個問題. 不過還真的非常的違反coding style rule.
跟你的方法比起來, 我的方法所產生的硬體似乎小一點點, 但是你的方法似乎比較簡單點.
anyway, 互相交流吧.

改天有空的話來討論一下asynchrous circuit也不錯

tommywgt · 發表於 2007-3-17 10:56:27

1.不適合做成容量較大的FIFO
我覺得這部分是OK的, 如果你是在PLD上驗証的話會覺得硬體很大
但是做ASIC時你會發現其實很小的

2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
這些valid_bit如果跟著某些信的edge反應的話(latch), 問題會比較小, 不過我覺得你本來就會打算這麼做了

3.tigger level會用到連續加16次的組合邏輯tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣會有較長的延遲時間,所以速度被拖慢了
相同的, 用ASIC製程做時也不會有你講的這些問題, 另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)至於判斷其他的如flag4, flag8...可以想看看有沒簡單一點的方法.

tommywgt · 發表於 2007-3-18 12:55:01

1. 這是一個很直觀的想法, 全部判斷所有的bit所需要的and / or gate數目跟用multiplexer後只判斷2個bit 所需要的and /or gate數目, 可以評估計算一下, 看哪個比較省, 上回我也沒算, 你可以算算看.
我舉個例子好了: 如果WPTR永遠指向下一個空的位置的話, 那麼empty/full也可以如此表示:
empty = true if valid[WPTR-1]=false
full = true if valid[WPTR]=true
可能還有其他case需要考慮, 畢竟設計的方法不是只有一種而已

2. metastate是一個random function, 我們不需要去評估metastate的時間有多長, 我們只要避免在出現的時候產生錯誤的輸出即可.

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