uart 16550 FIFO問題

bosscck · 發表於 2007-3-6 22:10:35

原帖由 tommywgt 於 2007-3-1 14:07 發表8 m ^) T& |8 Q8 f
類似因為不同clock而造成的問題在設計時常會遇到* {5 {8 h c1 m- m6 {, B* I, ]$ Y

' _' H+ b8 \" `) X; b7 S有人有別的好答案嗎?

時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck · 發表於 2007-3-6 22:19:18

原帖由 bosscck 於 2007-3-6 22:10 發表
# M4 M/ I" o+ E* _3 W& l ?# c
* o# w, L# T1 Y' U# h- |
( ^9 p$ v& G1 x$ s+ h F
$ N. A3 y5 {% I7 R+ a時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck · 發表於 2007-3-6 22:19:47

原帖由 bosscck 於 2007-3-6 22:19 發表
5 ?% g c6 W7 u# E4 a2 t

bosscck · 發表於 2007-3-6 22:20:06

原帖由 bosscck 於 2007-3-6 22:19 發表$ D4 L* z6 h3 c! v2 d0 `

bosscck · 發表於 2007-3-6 22:20:31

原帖由 bosscck 於 2007-3-6 22:20 發表
6 I: D. C' S) A6 J9 e; Q) _

bosscck · 發表於 2007-3-6 22:20:52

原帖由 bosscck 於 2007-3-6 22:20 發表: q2 g4 }3 z/ ^% C

bosscck · 發表於 2007-3-6 22:26:28

clock問題,一般來說都會設計成"A主" B,C,D.....跟隨A"clock

新產品通常都是跟隨舊產品clock,除非新品有更好的clock產生器.

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