uart 16550 FIFO問題

addn

各位 大大
7 o- S" n* l% t請問有人知道uart 16550 的FIFO的電路結構嗎

4 z# R/ {# l, Q( w6 {+ y因為以前有用vhdl做一8250的功能
' @, a- A9 y/ E: F想加上FIFO ,變成16550的功能
所以才會想了解16550 FIFO的電路結構
$ H6 x' R" j5 O! ~8 E: C( Q
& Q  A( V3 {! X; o% u依照data sheet看起來似乎是用異步fifo
寫入跟讀出fifo可以同時操作

可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
$ t) x+ `6 |7 f- Z# h0 X會發生full,empty,level trigger判斷錯誤,如下圖所示

keyway

不知道有沒有類似過慮器的架購,謝謝!!!!

milksoda

好深奧的一堆問題...有看沒有懂= =

西湖水

你找找這篇文章，simulationg and synthesis techniques for asynchronous FIFO design ,by clifford E.cummings。這是一個很好的文章，肯定對你有用的。資料不在我身邊，所以不能帖上去了

addn

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
在opencores內是不用註冊的, 直接以cvs下載就行了

原來是要選cvs選項就能下載

8 N. e4 P3 p7 g- }; {9 q2 ^5 H9 U謝謝 版主 大大回覆

tommywgt

在opencores內是不用註冊的, 直接以cvs下載就行了

tommywgt

就依我看來, 我們二人討論的這些篇幅內就可以湊出答案了, 給你一個建議, 你可以上www.opencores.com下載完整的16550 VHDL source code, 看一下別人是怎麼做的.

1 G$ }- }5 N) ^8 I% Z7 o* z另外, 你可以試著用自己的想法做看看, 把TX loop back to RX, 然後接個uC寫個程式測個幾天看看

也許這樣子會比我們在這討論的有效多了

addn

您好
/ Z4 Q/ k+ N4 j* ?! n所以是否如我37篇所講
! N) k  o! K3 l1 ^. ^這樣的設計會有問題,因為無法保證發生亞穩態的時間
  n5 w' M6 j6 c比/RD,16*BAUD週期短
3 J; C; c7 K* O( p* t5 W4 }; k6 t* Y
那麼這個問題不就無法解決,因為empty可能再任何時間點
發生變化,而/RD脈波也可能再任何時間發生

6 J: w- D- H2 p' j請問這樣的架構,有什麼方式可以解決這個問題

謝謝

tommywgt

這是因為2個clock之間所造成empty信號不滿足於那個DFF的setup time跟hold time.所造成的. 所以問題不在於那個DFF會輸出unknow state, 而是如何提供滿足於DFF setup time and hold time的empty信號才是, 如果是我的話我會回到引起問題的地方找答案, 不會去看那個DFF的輸出

addn

您好
依讀取狀態來說,/RD負緣鎖住empty訊號
/ H) l% ?0 L3 [3 W+ R$ ?而剛好發生metastate,且剛好時間超過/RD默波的週期
那讀取到的empty不就是錯的嗎 如下圖

tommywgt

答案是沒有

, N9 z: \! s7 K4 L& H& N- Zmetastate的時間長短是根據信號跟gate delay所得的, 也許設的計很糟糕時會出現us, 不然的話應該只會有ns的狀態

addn

您好
4 z8 W2 k5 S1 v- ^# I0 Z$ A: k關於 metastate
請問如果一個d-ff假設 clock頻率1 hz
如果剛好發生metastate,metastate這個狀態
有沒有可能有機會維持1秒的時間長度呢
8 w- Q6 t6 E1 F1 A) L
% ]4 x1 Y# O- o* y謝謝

tommywgt

1. 這是一個很直觀的想法, 全部判斷所有的bit所需要的and / or gate數目跟用multiplexer後只判斷2個bit 所需要的and /or gate數目, 可以評估計算一下, 看哪個比較省, 上回我也沒算, 你可以算算看.
我舉個例子好了: 如果WPTR永遠指向下一個空的位置的話, 那麼empty/full也可以如此表示:
6 m: O9 l6 [' s1 M" M: X. q1 ^empty = true if valid[WPTR-1]=false
) X6 Q( H6 N/ ?: t6 j( ~0 |full = true if valid[WPTR]=true
6 j  n. w* D# r  M, f可能還有其他case需要考慮, 畢竟設計的方法不是只有一種而已
* B% ~! C: G7 k: G$ X9 p7 x
2. metastate是一個random function, 我們不需要去評估metastate的時間有多長, 我們只要避免在出現的時候產生錯誤的輸出即可.

addn

您好
8 v" ]8 b( e% g0 {# a5 l. R* S

1.
   "另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"

  r8 I. r3 ?* e- e/ Y   不了解這段話的意思,可以在進一步說明嗎

2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
& o0 X& F4 M0 d! p9 ~: v  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
( X# z1 }3 t" v' T$ Q9 o: Q/ L  請問有辦法評估亞穩態維持的時間嗎
1 e+ I" ~8 z( h  
謝謝
6 a! F- v3 d3 z$ O6 N
9 R  V/ [' u" X) z9 v3 o& q[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

tommywgt

1.不適合做成容量較大的FIFO
我覺得這部分是OK的, 如果你是在PLD上驗証的話會覺得硬體很大
# R  K/ T7 r! J5 x% a  J但是做ASIC時你會發現其實很小的


2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
這些valid_bit如果跟著某些信的edge反應的話(latch), 問題會比較小, 不過我覺得你本來就會打算這麼做了
# v( r/ E/ z) w/ q9 V, r
0 Q4 r! d% ~* [# P3.tigger level會用到連續加16次的組合邏輯tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣會有較長的延遲時間,所以速度被拖慢了
. g1 D( Y- i) E相同的, 用ASIC製程做時也不會有你講的這些問題, 另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)至於判斷其他的 如flag4, flag8...可以想看看有沒簡單一點的方法.

addn

您好
' q1 }% T" ^. z! u3 L* e我想到這個方法除了電路會比較大外還有其他缺點

9 t. m# @1 n. h3 }5 y1.不適合做成容量較大的FIFO

5 M' ?# L/ P% B/ M9 ~) }2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
: R  q5 N' b( s3 b$ R* I% B
- [3 d0 s5 r; n. I3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
   會有較長的延遲時間,所以速度被拖慢了

謝謝 版主 大大 再提供了另一個思考的方向

tommywgt

看起來是個好主意
2 T4 g( _8 J1 ?
如果不管coding style的話, 這個想法很好
( _, U" w" w5 |5 ~6 F
" L! r, Z1 A1 [; y) J& }; W$ V6 q& v9 v相同的, 如果不管coding style的話, 我也有另一個想法一直沒貼上來, 就是使用dual edge在/RD下降綠去記錄狀態, 在/RD週期可以讀到穩定的值, 另外在16x baud的上升跟下降綠也分別去update狀態, 有需要的話可以使用2組buffer length給二邊判斷, 我想這個方式也可以解決你之前問的3個問題. 不過還真的非常的違反coding style rule.
跟你的方法比起來, 我的方法所產生的硬體似乎小一點點, 但是你的方法似乎比較簡單點.
anyway, 互相交流吧.

5 `: _( x7 q  B+ `3 l9 Z, _" F改天有空的話來討論一下asynchrous circuit也不錯

addn

您好
9 `" ]  l. A3 A' X" Y& G! @最近想到一種架構,用來做FIFO不曉得可不可行
如下圖所示
8 U; d. w+ \/ q# {; O
! H7 v2 k1 G  P5 G  c! R$ ]先就full,empty討論,trigger level不管
讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間
4 ?2 _# l2 B/ ]" T9 R
1.用額外bit(valid_bit)來指出register是否有資料寫入
  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
. ]; D5 M2 E1 T4 ]5 o  當讀取FIFO,相對應的valid_bit會被清為0
: V& k/ v& t% E/ {
2.wptr及rptr用bin count

3.full將所有valid_bit取and,empty將所有valid_bit取nor

5 p; v4 @( v) k' m) o. r, m4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
( e+ F; J3 D# Y6 x' Q1 Y  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已
) s. t# D$ R5 U% L& ], s+ a! k
5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
7 o* L# k  }* Q( u  個位置是空但被判定為已經滿了的狀況)

以上的推論不曉得是否正確

tommywgt

SORRY...上次回時也沒想那麼多
不過那些問題總有答案的, 希望各位潛水的版友高手可以幫忙出點意見
3 f" `% E  {% n: A/ T3 d! [( X不然的話就變成只有我們二個人在討論了...

過幾天沒人回時我再找個時間來回吧!

addn

版主 大大謝謝你再提供這些參考的資料
我會好好的找來研究看看

我本身目前不是從事電子相關行業,不過對於
8 _: c( f/ Q5 F) |FPGA/CPLD,HDL,數位邏輯設計及單晶片等
* t9 _' j  M. h9 ~8 e% K都很有興趣,之所以要寫16550 code主要是想
# b1 Z- W" G  x挑戰看看自己能不能寫的出來,不過似乎沒那麼容易
0 N: Z4 w$ O8 n' X
6 D5 L/ |% a0 l: J8 t5 p, SFIFO這部分我有上其他討論區問過,可是都沒人回覆
- C' h$ c) T# F! E' D感謝版主願意跟我討論這個問題
2 C% x6 H$ P+ o! x4 t7 p
再次謝謝啦