在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?

klim

我是用dc_shell-xg-t
# X* L/ G" ?6 H& F1 A7 sset_driving_cell -no_design_rule -lib_cell INV1 -pin ZN [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
set_max_capacitance [expr [load_of tcb773swc/INV1/I] * 10] [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
1 v. r1 U* q/ X5 q$ b  G- g$ k我已經set_driving_cell在input port, 是否還需要再指定set_max_capacitance?
7 u& f6 i/ V4 w4 \+ @& J如果需要的話, 原因為何?

masonchung

Maximum capacitance = Load ( Cpins + Cwireload)
set_driving_cell 指的是 input drive impedance
; t5 z, e' B. k4 M7 k* r除了 ideal network path 應該兩者都要設

klim

其實如果你後段的APR軟體是用Astro, 那這兩個constrain都不用設,
) E- b8 H5 I& K4 H因為Astro會自動幫你加入或刪除buffer.

masonchung

真的是這樣嘛
& H& ~' X+ C; g+ E: l* I  P/ h那STA如何來分析呢

hsd123

一般在 synthesis/STA 只用 set_driving_cell 就夠了,
% D9 l1 D( F1 n# l0 ]- D- A至於 output loading 會自動依據選定的 driving cell 在 .lib 中的 table 來設限,
8 N' X" t& @6 J5 v( E, A' U不過這都只關係到第一個 cell, 對之後的 cell 影響不大,
; z/ c: _3 q0 ^2 m7 i9 P- M: b4 s所以有些人是不設的直接使用 tool 預設值來分析.

5 m& Z7 ?( \" k2 v0 v$ JAPR tools 目前都可進行 timing driven optimize,
但對這種第一級的 cell 如果不設也是用 tool 預設值,
如果是做內部的 block design(不含 IO cells),
為了模擬前一級的推力建議還是設一下較佳,
但如果是 whole chip (含 IO cells) 就不太需要了.