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個人使用經驗：1 L) w; U- Z) j+ r# K! W
(1)Xilinx FPGA的合成使用Synplify Pro(現在已經叫Premier)較佳
& a0 T/ i4 ~9 g) x% uXilinx自己的ISE先前會有bug，效能也比較差6 Y) G* i8 x5 b7 e3 [3 Z
place and route當然使用ISE，版本我自己覺得很舊的6.1反而比較穩
5 L4 g3 A- S0 T, C0 K特別是你clock數目較多且較複雜時1 A' m1 D/ F" J G
你若用很新的ISE版本，處理較大的SoC時很容易出現tool error
" L, |4 Z, r' j( V) Q( V/ g(2)Altera的FPGA則是使用自家出的Qiartus-II 6.0最佳
3 d1 K8 q* r3 L- vFAE給我比較新的7.0之後的版本都不太順利
3 x! M0 x) y' [, ]Synplicity之前對於altera的tool效能也不好" C- ~6 i( a4 N; c0 `
近來應該有改善了
$ n$ r V7 b& z+ i; U! Q+ Aaltera的好處是，他的timing constraint可以用近似於ASIC的SDC格式(Synopsys Design Constraint)
8 I# M: m" I# g0 R! ^! V: v ]這樣對於ASIC對照也會有幫助 |
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狗仔卡
發表於 2008-3-31 09:54:54
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