xilinx和Altera的fpga對比？

sunny.yu

小弟剛剛上研究生，以前沒接觸過複雜的FPGA設計，這幾天老師給我個任務，讓我寫一篇xilinx和AlteraFPGA對比的文檔，他們正在考慮從Altera晶片轉到Xilinx。我寫了一篇交上去，老師說意義不大，在改改。他讓我從“本著怎麼用的”的角度寫一寫，其中提到了“全局時鐘變數”什麼的，可是我現在對“全局時鐘變數”一點概念都沒有，也沒用過FPGA，真是覺得無從下手。請前輩們指導指導。
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5 o0 e/ U+ v9 x, l9 O, ~4 ?+ D! t要說明 XILINX 比 ALTERA 好, 找 XILINX 的 FAE 幫忙寫, 要說明 ALTERA 比 XILINX 好, 找 ALTERA 的 FAE 幫忙寫, 不過你可不能真的相信.
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: Y+ |) _* o+ s4 E( }應當是全局時鐘資源吧！它是FPGA中特殊的佈線資源，可以保證信號能以很少的相差送到FPGA中各個部分去，一般應用中都是作為系統工作時鐘走線或別的驅動負載特別大的信號走線，所以稱作全局時鐘資源。由於它在FPGA的核中要佔據很多的佈線面積，為了控制成本，不可能做的太多。XILINX和ALTERA在這個方面是不一樣的，所以對不同類型的設計各有優缺點

Cappuccino

個人使用經驗：
% G! v0 G2 \+ G6 ^1 S- W(1)Xilinx FPGA的合成使用Synplify Pro(現在已經叫Premier)較佳
Xilinx自己的ISE先前會有bug，效能也比較差
# J/ v- V3 o7 |, W3 M% vplace and route當然使用ISE，版本我自己覺得很舊的6.1反而比較穩
特別是你clock數目較多且較複雜時
你若用很新的ISE版本，處理較大的SoC時很容易出現tool error
(2)Altera的FPGA則是使用自家出的Qiartus-II 6.0最佳
FAE給我比較新的7.0之後的版本都不太順利
8 ]: Y8 P) b6 }Synplicity之前對於altera的tool效能也不好
近來應該有改善了
altera的好處是，他的timing constraint可以用近似於ASIC的SDC格式(Synopsys Design Constraint)
/ F9 o, h/ E; R% z  p* G這樣對於ASIC對照也會有幫助

fctsai

我想這是見仁見智的問題,用習慣ALTERA的工程師會覺得在Quartus下合成電路會必較簡單,相對Xilinx就複雜許多(以前的經驗),至於誰比較好我想各有特色吧（不然就部會這２家拼的您死我活了）.我覺得要換不同廠家的DEVICE除了需要花時間去Study SPEC外,還有很多是borad level的考量,在學校做研究有可能更換廠家,但再業界通常用了其中某一家就不太容易換了,因為這關係整個開發平台的延續使用。

tommywgt

不知閣下待的是哪幾家代理商...雖然我也不用他們的support但是我認識的幾家倒是都還算不錯的
: r; Y- y6 O& V: O& C8 E. O' H但是你也說的沒錯...每個人都有業績的壓力, 現實是很重要的. 不過我認為在最差的狀況下, 至少他們會提供很多資料讓你study的.

楊大頭

想必公司或者案子要夠大不然也要能編一套故事,否則代理商應該不會花太多人力去浪費成本.
3 V5 p' y+ G3 s9 d現在代理商 fae 素質較差流動率大所以別奢忘太多,自己多下點功夫把他們當當字典或顧問就好
2 ]$ G& n" o2 ~7 U  m, \+ `8 }不然沒是叫來裝裝軟體就這樣.

tommywgt

回應你的話~~~

要說明 XILINX 比 ALTERA 好, 找 XILINX 的 FAE 幫忙寫, 要說明 ALTERA 比 XILINX 好, 找 ALTERA 的 FAE 幫忙寫, 不過你可不能真的相信.

這句話真是一針見血啊...orZ

tommywgt

我個人覺得Alter跟Xilinx真的有很大的差別.
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0 l- U! `2 Y- J9 [在早個好幾年其實都是4 input LUT, 後來為了加速運算速度在LC (logic cell或者也可以稱為logic element LE)中加入了可以將LC運算結果直接接出入的特別routining用的線路, 一直到這邊其實二家的FPGA應該都沒差太多.
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不過看看最近的Virtex-5跟Stratix-III的架構, 其實真的幾乎不太一樣了. 就以Virtex-5 6-input LUT跟Stratix-III ALM架構就可以筆戰好久了. 有一個最會令人筆戰的問題是, 到底是誰的FPGA的容量比較大? 是Stratix-III的EP2SL340還是Virtex-5的XC5VLX330?

至於有關你所講的clock tree的問題, 在FPGA內因為IC是預先做好的, 所以clock tree也是預先"長"好的, 在有限的資源下當然不可能預先長了一大堆clock tree, 所以clock tree分為global clock tree跟local clock tree, 階層式的clock tree長法使得FPGA在處理global clock時更有彈性.
0 w6 Q/ R. q9 d( S! |* ]9 }# ]一般而言, 只要是設計時使用了global clock tree的resource時, 都不會有因為clock而產生的skew問題, 因為logic而產生的clock本來就屬於RTL design問題, 只要是設計上夠嚴謹的話, Quartus-II跟ISE都可以做的很好的.
' P9 w: ^2 b$ K3 ^. l: \至於這些有限的clock tree有沒有可能因為不同的Application而用爆了....我只能說至少目前為止我在這二家的FPGA都沒遇到過...

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/ e: i( K7 M4 X7 M( d# ]4 O/ n以上是個人一點點的淺見
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# y" R; ?* L, {* F$ Q7 |[ 本帖最後由 tommywgt 於 2007-1-18 02:17 PM 編輯 ]