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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於Verilog語法一問?
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[問題求助] 關於Verilog語法一問?

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sakho
1#
發表於 2007-1-17 00:19:47 | 顯示全部樓層
`ifdef  `else  `endif的用法其實就如masonchung大講的一樣! f4 K; l% q5 _  W8 l/ W
/ l7 t) y3 M) x; `4 L7 G2 A3 P
ASYNC_RESET" i+ G2 e2 j% i* I3 G3 F6 h  I
可以用grep 來搜尋整個目錄5 {9 f( F. S7 {6 F1 H' k) r
Ex: grep ASYNC_RESET *.v  或grep ASYNC_RESET *.*
. D" w0 _$ `* [$ o8 ^" I小弟都是這樣做的啦

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