關於Verilog語法一問?

greatsky

各位先進好~
* c9 y) ^- f7 f. m+ N3 @我是剛從學校進入這領域的新生，說不上是初學者
( _5 l6 y7 H5 p/ P8 A: g因為若要設計一些簡單的project，這點我還堪用
另外，小弟也用過兩大FPGA廠商的EDA相關的Tool : Xilinx ISE 、Quartus II 、ModelSim ...等
) [& w+ e6 _$ i8 q, o* c
不過最近剛近公司，開始學著看程式卻發覺有一些寫法我不太懂。
  x; D) }7 z! p& x  R% d0 U, b( v是關於 `ifdef ... `else .. `endif
8 V! H! X2 {  ^6 ^& p5 s0 X
下面舉某段code  請哪位有經驗的大大能幫我解釋一下

8 ?8 y2 C: ]- d* i8 H6 ?`ifdef ASYNC_RESET
        always @(posedge clk or negedge rst)
`else
        always @(posedge clk)
`endif
0 H: E6 g! r9 i        if(!rst)        state <= POR;
        else
8 r1 y+ T9 h% B1 k  F& o                    if(vbus)   state <= POR;
" i. v' f( p# o! ]& C4 b$ d" e8 r        else          state <= next_state;

請各為大大賜教了!
7 p, j+ q! m) Y
我是在猜想說，若條件符合者 是以always@(posedge clk or negedge rst) 再接到 if ..else
不過這條件判斷是以ASYNC_RESET為依據嗎?
但我在程式中找不到這個ASYNC_RESET的相關程式斷落..

greatsky

首先感謝masonchung 版大及 sakho大 及另外兩位先進的回覆
: \& {" C5 B  A  D+ w+ s我在看過回文後有找到定義檔  difines.v的檔案
找的結果是 被mask掉的一行定義??
" G+ _7 Q* K% a9 d9 ?: b! c
這結果讓我有點失望，因為在其他相關檔案中也不曾有這行的定義
+ H9 Z. h! j% d. E但是這個`ifdef `else `end卻又一直的出現
以下是我在define找到的描述及定義程式片斷
`ifdef TEST_IMPL
        // Do not modify this section
        // this is to run the test bench
" g% d9 M, d' w2 m( S$ p9 F1 b! I        `define UFC_HADR        17
        `define RF_SEL        (!wb_addr_i[17])
        `define MEM_SEL (wb_addr_i[17])
' z) q# q! @; n( e" f7 {  ]        `define SSRAM_HADR 14
        //`define ASYNC_RESET
`else
7 M/ ^; p4 i, N        // Modify this section to suit your implementation
5 {; y6 q5 P+ C: _        `define UFC_HADR        12
, V( \) i  d! U5 p$ r# e8 Q        // Address Decoding for Register File select
# E8 i9 j4 ^6 S! [) D! a1 m8 m; i        `define RF_SEL        (!wb_addr_i[12])
        // Address Decoding for Buffer Memory select
  q" h. @8 @3 n3 ?1 q  k( F8 }        `define MEM_SEL        (wb_addr_i[12])
        `define SSRAM_HADR        9
/ u6 \  J; `" ^3 g0 R4 H7 B        // The next statement determines if reset is async or sync.
        // If the define is uncommented the reset will be ASYNC.
        //`define ASYNC_RESET
`endif
在看過TEST_IMPL的定義也只是對特定的變數做定義，也沒有跟ASYNC_RESET
- A8 F& A1 R( \* n有相關的定義..看到最後真被搞糊塗了..

" h# w# Q. K6 Z/ Y- {9 D; b另外我是在windows XP的UltraEdit 觀看程式的，好像沒辦法用grep尋找 ORz

greatsky

在回文後再看過walltsou大的回文思考時，突然想到
: c4 ^; s5 W& K3 P% X, I照walltsou大所說的
若 有 定義AYNC_RESET則執行 always@(posedge clk or negedge rst)
) l% b. T  g" r, V; N( J9 H( |若 否 則執行 always@(posedge clk)
7 M; P' r  a* q4 a9 q% o
) ^. Y6 O5 N) G) v# P5 r所以再看到我前一封回文的 被mask程式 那也就是說這程式也只會執行 否的部份囉??
那這樣我又有個問題(不好意思問題好多 ^^")
若照這樣看來不就僅僅在posedge clk時有動作，那若有rst訊號來也不就都不會有動作?

greatsky

感謝 garywlee大  詳盡的解說，看過解說後我能夠有所瞭解`ifdef `else `end語法使用上的時機及電路在合成方式
6 f) \7 s6 Q; s2 G* W我會好好的研究同步與非同步的使用，謝謝
( h, @# h4 H: ]0 ~/ c
另外我會好好的寫code的，若自己沒看過其他人寫過的code還不太有所長進，自己寫的東西跟以前做專題那種Code Style沒兩樣 Orz
也謝謝tommywgt的回覆，我再自行問您 FPGA內建LA的使用方式