關於Verilog語法一問?

greatsky

各位先進好~
, G0 g- m/ ?" f" u/ {我是剛從學校進入這領域的新生，說不上是初學者
因為若要設計一些簡單的project，這點我還堪用
# X8 a/ `3 {' _另外，小弟也用過兩大FPGA廠商的EDA相關的Tool : Xilinx ISE 、Quartus II 、ModelSim ...等

不過最近剛近公司，開始學著看程式卻發覺有一些寫法我不太懂。
0 F1 h+ E' W! `) y( _- z# O$ z& `  \1 E. c+ G是關於 `ifdef ... `else .. `endif
$ {/ m' D+ X4 G3 u" o3 X
下面舉某段code  請哪位有經驗的大大能幫我解釋一下
) V5 \8 H) a. X
/ L2 o5 X3 I6 W0 u  S$ e`ifdef ASYNC_RESET
! q3 z6 L8 H' X        always @(posedge clk or negedge rst)
`else
. B; V' L- |% c: [* e0 R        always @(posedge clk)
! J- O* A- b/ m& T% P+ Z% @2 n`endif
        if(!rst)        state <= POR;
# i4 l! ~. U6 h( }. t        else
                    if(vbus)   state <= POR;
$ S$ l- ^% C( I! h- w7 m6 N( H# G        else          state <= next_state;
" [6 q4 w5 T* v4 u9 H  a
請各為大大賜教了!

我是在猜想說，若條件符合者 是以always@(posedge clk or negedge rst) 再接到 if ..else
不過這條件判斷是以ASYNC_RESET為依據嗎?
但我在程式中找不到這個ASYNC_RESET的相關程式斷落..

masonchung

這個`ifdef  `else  `endif 是用在整合不同外在條件的寫法
" \& W0 E) y( L: ^+ o( h
0 l1 F% d8 {& e5 `- B5 G+ K9 I相對的 ASYNC_RESET 會用`define 來定義, 可能在別的verilog檔案內

sakho

`ifdef  `else  `endif的用法其實就如masonchung大講的一樣

ASYNC_RESET
$ \* N+ s; e( ]" w可以用grep 來搜尋整個目錄
, ]( a7 t( z% x% `Ex: grep ASYNC_RESET *.v  或grep ASYNC_RESET *.*
2 {5 |' X$ v1 O0 b小弟都是這樣做的啦

hgby2209

以 ncverilog 為例
# n# U7 m. A* J$ H/ L0 l( \+ v( n
ncverilog -f list_file +define+ASYNC_RESET
0 u2 m: B1 r+ i3 a2 @$ w
那會定義在跟 Test Bench 相關的檔案裡, 可以如同 sakho 所述般去做 search ...

walltsou

我是從軟體轉來的。所以對`ifdef  `else  `endif的解釋稍有不同。它們比較像C語言的#define，也就是巨集。當程式在轉成RTL時，會經過前處理去掉不必要的註解，在此階段會先作文章處理。而`ifdef  `else  `endif則在此階段作用做文章取代的動作。以此例來說若之前的文章有定義ASYNC_RESET則轉譯時只會出現always @(posedge clk or negedge rst)，另一行則被放棄。經過文章處理後的程式碼再進入RTL轉譯。若是沒有定義則以另一行取代，再進行轉譯，此時不使用negedge rst信號。也就是符合條件的是程式碼，不符合條件的當成是註解刪除。
所以`ifdef  `else  `endif會改變轉譯時的文章樣子，對於開發除錯版本特別有用。
% S  [- |; A+ O2 J/ w, t5 E
[ 本帖最後由 walltsou 於 2007-1-19 10:12 AM 編輯 ]

greatsky

首先感謝masonchung 版大及 sakho大 及另外兩位先進的回覆
' M) N* |/ p1 W' x! {; a我在看過回文後有找到定義檔  difines.v的檔案
找的結果是 被mask掉的一行定義??

1 ~4 j- U6 B8 K& f這結果讓我有點失望，因為在其他相關檔案中也不曾有這行的定義
但是這個`ifdef `else `end卻又一直的出現
( |1 l, S& O$ ~, ^以下是我在define找到的描述及定義程式片斷
* ~  {  r/ P5 r0 o/ e: E`ifdef TEST_IMPL
        // Do not modify this section
% p  |+ y" W2 `        // this is to run the test bench
: I& q) |9 Z! c; x; R, v  c        `define UFC_HADR        17
) w3 |" |+ A4 r        `define RF_SEL        (!wb_addr_i[17])
        `define MEM_SEL (wb_addr_i[17])
' K7 s' }1 _8 e! t1 C- N5 S        `define SSRAM_HADR 14
        //`define ASYNC_RESET
& `. p- X1 ~8 V6 o8 j1 E`else
        // Modify this section to suit your implementation
" A$ l( c+ t* y% y: q        `define UFC_HADR        12
        // Address Decoding for Register File select
3 }  S; d: Q5 D& O% i5 L& s- T2 `3 k        `define RF_SEL        (!wb_addr_i[12])
        // Address Decoding for Buffer Memory select
        `define MEM_SEL        (wb_addr_i[12])
        `define SSRAM_HADR        9
7 L" V- R0 q5 O3 L% r, @7 T        // The next statement determines if reset is async or sync.
        // If the define is uncommented the reset will be ASYNC.
5 f7 F5 f+ y  [( o+ L8 R' |! X        //`define ASYNC_RESET
`endif
在看過TEST_IMPL的定義也只是對特定的變數做定義，也沒有跟ASYNC_RESET
有相關的定義..看到最後真被搞糊塗了..

另外我是在windows XP的UltraEdit 觀看程式的，好像沒辦法用grep尋找 ORz

greatsky

在回文後再看過walltsou大的回文思考時，突然想到
2 A& M  E1 x* Y+ Z7 t照walltsou大所說的
若 有 定義AYNC_RESET則執行 always@(posedge clk or negedge rst)
" a4 F, O# R4 \若 否 則執行 always@(posedge clk)

, q# G0 U4 T7 U% [& \# [5 D% Z% h所以再看到我前一封回文的 被mask程式 那也就是說這程式也只會執行 否的部份囉??
那這樣我又有個問題(不好意思問題好多 ^^")
! @* l# ~& h; B* w若照這樣看來不就僅僅在posedge clk時有動作，那若有rst訊號來也不就都不會有動作?

garywlee

你要先分清楚在這個Verilog code中，哪些東西是會被合成電路的，哪些不會被合成電路。`ifdef 與verilog 的if是不一樣層級的東西。討論Verilog的時候最好不要用『執行』這樣的字眼。所以，把你的例子用比較正確的字眼來說，應該是這樣
8 {& b+ P9 C' `( s
1 N2 I; [0 a  [" W5 D& V若有定義ASYNC_RESET則合成器會使用always@(posedge clk or negedge rst)這一行來進行電路合成。反之，則使用always@(posedge clk)這一行來合成。我們可以看一下，如果有定義ASYNC_RESET的話，會被合成的verilog如下：
always @(posedge clk or negedge rst)
if(!rst)        
    state <= POR;
; C4 _9 H0 [" A! `% Y4 selse            
    if(vbus)   
        state <= POR;
) {5 ?$ C  V# o: T5 a: l9 Y    else         
        state <= next_state;

這很明顯的就是一個非同步reset的電路。反之，如果沒有定義ASYNC_RESET，會被合成到的verilog code如下：

& h, K* P3 o. Z+ B: _, n7 ?$ lalways @(posedge clk)
; t2 a! w6 |; _if(!rst)        
    state <= POR;
1 m2 y! j$ d6 b% welse            
    if(vbus)   
( w& u! @, ~+ }% ?- y5 l/ Y# u        state <= POR;
    else         
$ b3 r& t; Q, b' X, C& z3 t        state <= next_state;

  Z0 ~2 d  S' f  H1 Q這就是一個明顯的同步RESET電路。
, k1 s4 V; Y4 q
* U' I, h$ `$ @/ K- `  O" {透過不同的條件定義，就可以在不更動verilog code的前提下，合成出不同行為的電路。這是Verilog的一個很好用的功能。這個功能如果換到軟體程式語言，就是C語言裡面的前置處理器(preprocessor)的功用。
4 W3 u  Q# Z/ p
你會找不到ASYNC_RESET定義在哪裡是正常的。因為這類的東西通常就是由工具的命令列直接給定的。如果你的project目錄內有Makefile，通常也可以在那裡面找到是否有定義ASYNC_RESET。

/ n5 L: ^1 _5 c, G: }最後你衍生出來的問題，其實才是重點，何時要用非同步reset，何時要用同步reset。下面這篇文章應該可以給你一個滿意的答案。
+ K) c3 E. x& p5 \& p9 shttp://www.sunburst-design.com/p ... UG2002SJ_Resets.pdf

tommywgt

給garywlee 按個好, 不過題目不是我發的找greatsky找感謝囉....
, W9 j/ }8 ?5 \$ q. _( A+ T+ }2 u- R8樓的算標準答案了, 不管是preprocessor還是synchronize / asynchronize reset都解釋的很清楚囉...
greatsky 加油啦! code多寫, simulation多run,就會愈來愈清楚了...

tommywgt

對了...大家都知道modelsim很好用, 再提供你另一個你也許已經知道的東東, 那就是現在的fpga都內建LA了, altera的LA跟Xilinx的chipscope都好用, 你把compile完的結果download 下去FPGA可以用JTAG直接看結果哦, 用過的人都會不想再用真正的LA了...

greatsky

感謝 garywlee大  詳盡的解說，看過解說後我能夠有所瞭解`ifdef `else `end語法使用上的時機及電路在合成方式
+ x' h  l( D' W: b我會好好的研究同步與非同步的使用，謝謝

- s$ W7 E/ W* Y: m8 e另外我會好好的寫code的，若自己沒看過其他人寫過的code還不太有所長進，自己寫的東西跟以前做專題那種Code Style沒兩樣 Orz
- `3 r1 Q. o4 R$ O( b" j+ B! x也謝謝tommywgt的回覆，我再自行問您 FPGA內建LA的使用方式

tommywgt

OK...沒問題, 那個altera的很簡單, xilinx的我最近也會找時間弄看看...

albert.hllin

回復 6# greatsky
& e6 g' a( d: t$ a
' G* p) t2 l9 K4 L, B; [/ U; S
    ASYNC_RESET 是　synopsys synthesizer 的識別字, 可以決定用　那種　ｄ-FF 去合成線路!!!

alfred99

回復 3# sakho

* x4 X6 }& p5 F$ l9 P+ L  wThanks a lot!~!

alfred99

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Thanks a lot