關於Verilog語法一問?

greatsky

各位先進好~
3 q- K* ?- C4 Z2 f; \% [我是剛從學校進入這領域的新生，說不上是初學者
8 z5 t4 A0 R# ?. k( j* G$ s  D* Y% ~因為若要設計一些簡單的project，這點我還堪用
# u- |9 a7 l1 w  Z2 Q7 d另外，小弟也用過兩大FPGA廠商的EDA相關的Tool : Xilinx ISE 、Quartus II 、ModelSim ...等

. u  F  W! l* k/ k$ I2 l6 }9 _不過最近剛近公司，開始學著看程式卻發覺有一些寫法我不太懂。
是關於 `ifdef ... `else .. `endif
- Z4 [% u2 O; S6 m& V' P& L6 A
下面舉某段code  請哪位有經驗的大大能幫我解釋一下

`ifdef ASYNC_RESET
        always @(posedge clk or negedge rst)
`else
4 a9 X) U6 n8 n: h: a; v2 c  d        always @(posedge clk)
" |- }- \2 q7 j7 ^: K3 {" O$ T% d`endif
        if(!rst)        state <= POR;
, d3 V  u' l$ c: A0 @# |3 E. P, H        else
                    if(vbus)   state <= POR;
! S. L. N6 i7 b        else          state <= next_state;

請各為大大賜教了!
* y4 H2 u8 s+ k# Y( g2 I
我是在猜想說，若條件符合者 是以always@(posedge clk or negedge rst) 再接到 if ..else
不過這條件判斷是以ASYNC_RESET為依據嗎?
  v3 Y( J  n3 h& X但我在程式中找不到這個ASYNC_RESET的相關程式斷落..

alfred99

~~~~~~~~~~~~~~~~~~
Thanks a lot

alfred99

回復 3# sakho
! J/ M3 W4 ]: i! \
0 Z* G8 n4 |/ O* t" vThanks a lot!~!

albert.hllin

回復 6# greatsky

) Q9 s' E6 H% X7 v' j1 h% ~
    ASYNC_RESET 是　synopsys synthesizer 的識別字, 可以決定用　那種　ｄ-FF 去合成線路!!!

tommywgt

OK...沒問題, 那個altera的很簡單, xilinx的我最近也會找時間弄看看...

greatsky

感謝 garywlee大  詳盡的解說，看過解說後我能夠有所瞭解`ifdef `else `end語法使用上的時機及電路在合成方式
  z" i  L% e  |* T* v我會好好的研究同步與非同步的使用，謝謝

/ q8 S3 |3 o" i  H3 N另外我會好好的寫code的，若自己沒看過其他人寫過的code還不太有所長進，自己寫的東西跟以前做專題那種Code Style沒兩樣 Orz
也謝謝tommywgt的回覆，我再自行問您 FPGA內建LA的使用方式

tommywgt

對了...大家都知道modelsim很好用, 再提供你另一個你也許已經知道的東東, 那就是現在的fpga都內建LA了, altera的LA跟Xilinx的chipscope都好用, 你把compile完的結果download 下去FPGA可以用JTAG直接看結果哦, 用過的人都會不想再用真正的LA了...

tommywgt

給garywlee 按個好, 不過題目不是我發的找greatsky找感謝囉....
. r6 r# H9 ]$ m. {7 k8樓的算標準答案了, 不管是preprocessor還是synchronize / asynchronize reset都解釋的很清楚囉...
greatsky 加油啦! code多寫, simulation多run,就會愈來愈清楚了...

garywlee

你要先分清楚在這個Verilog code中，哪些東西是會被合成電路的，哪些不會被合成電路。`ifdef 與verilog 的if是不一樣層級的東西。討論Verilog的時候最好不要用『執行』這樣的字眼。所以，把你的例子用比較正確的字眼來說，應該是這樣

若有定義ASYNC_RESET則合成器會使用always@(posedge clk or negedge rst)這一行來進行電路合成。反之，則使用always@(posedge clk)這一行來合成。我們可以看一下，如果有定義ASYNC_RESET的話，會被合成的verilog如下：
4 f7 L' h$ f) y4 ralways @(posedge clk or negedge rst)
+ n. i. w! B7 W: u1 Yif(!rst)        
' _& k) N5 P6 C5 t0 o3 R    state <= POR;
  ~3 b9 c9 y4 O2 }9 k& w. |+ `else            
# u1 f* B7 A+ Q    if(vbus)   
. X" {* Q4 {2 O$ G9 I( z        state <= POR;
% t; s$ D8 L# r0 F& p    else         
        state <= next_state;

* R  \& m* p9 ~, F這很明顯的就是一個非同步reset的電路。反之，如果沒有定義ASYNC_RESET，會被合成到的verilog code如下：

$ E7 P$ k+ i0 \, M* _. y& \0 T. k; X0 jalways @(posedge clk)
' q5 g8 U& q% q  r- {7 J. G+ mif(!rst)        
4 y; r: W; w* j9 R. Q    state <= POR;
else            
  P$ N+ ^5 s- E- v    if(vbus)   
$ A5 V9 X8 O/ }" R        state <= POR;
    else         
- z6 K4 U8 |! T        state <= next_state;

! {, ^$ U$ ]/ W; `' Y# V# _這就是一個明顯的同步RESET電路。

3 V* u/ ?" J& i" M2 X; ^透過不同的條件定義，就可以在不更動verilog code的前提下，合成出不同行為的電路。這是Verilog的一個很好用的功能。這個功能如果換到軟體程式語言，就是C語言裡面的前置處理器(preprocessor)的功用。

你會找不到ASYNC_RESET定義在哪裡是正常的。因為這類的東西通常就是由工具的命令列直接給定的。如果你的project目錄內有Makefile，通常也可以在那裡面找到是否有定義ASYNC_RESET。
8 b+ L* U7 A- n' E5 D
! C9 D  j1 w  ?. I" k最後你衍生出來的問題，其實才是重點，何時要用非同步reset，何時要用同步reset。下面這篇文章應該可以給你一個滿意的答案。
http://www.sunburst-design.com/p ... UG2002SJ_Resets.pdf

greatsky

在回文後再看過walltsou大的回文思考時，突然想到
照walltsou大所說的
若 有 定義AYNC_RESET則執行 always@(posedge clk or negedge rst)
' J  U" ]7 G8 ^, u. o8 L若 否 則執行 always@(posedge clk)
  x, Z, Y6 s4 S! c" h/ X7 E5 V. @
所以再看到我前一封回文的 被mask程式 那也就是說這程式也只會執行 否的部份囉??
那這樣我又有個問題(不好意思問題好多 ^^")
+ k7 g8 ^, X, p# K# o0 J( F6 ?  w若照這樣看來不就僅僅在posedge clk時有動作，那若有rst訊號來也不就都不會有動作?

greatsky

首先感謝masonchung 版大及 sakho大 及另外兩位先進的回覆
我在看過回文後有找到定義檔  difines.v的檔案
! Y" c8 H1 g1 _2 M! D2 F找的結果是 被mask掉的一行定義??
+ q, W5 z' I% \
/ k8 H& P: p$ C" P" w8 `) g這結果讓我有點失望，因為在其他相關檔案中也不曾有這行的定義
+ V4 W; r* a4 w1 Q; D/ e4 [7 f但是這個`ifdef `else `end卻又一直的出現
- S9 a4 N/ [& P  W以下是我在define找到的描述及定義程式片斷
' H  e2 B- x4 F+ q& O; L! D`ifdef TEST_IMPL
        // Do not modify this section
        // this is to run the test bench
        `define UFC_HADR        17
        `define RF_SEL        (!wb_addr_i[17])
. ?. o+ q2 H/ e* z0 i        `define MEM_SEL (wb_addr_i[17])
        `define SSRAM_HADR 14
        //`define ASYNC_RESET
' x2 i; g5 S; m8 T0 i2 L! z' n`else
0 W1 ]' c% I) g0 x; X        // Modify this section to suit your implementation
        `define UFC_HADR        12
        // Address Decoding for Register File select
        `define RF_SEL        (!wb_addr_i[12])
        // Address Decoding for Buffer Memory select
: _& c+ }( C, q, ^8 D        `define MEM_SEL        (wb_addr_i[12])
        `define SSRAM_HADR        9
% r1 I; o8 o; W% M; ^" O9 q9 o( a        // The next statement determines if reset is async or sync.
        // If the define is uncommented the reset will be ASYNC.
        //`define ASYNC_RESET
`endif
在看過TEST_IMPL的定義也只是對特定的變數做定義，也沒有跟ASYNC_RESET
有相關的定義..看到最後真被搞糊塗了..
' S$ {# Z& M: y! n1 A& |7 {
另外我是在windows XP的UltraEdit 觀看程式的，好像沒辦法用grep尋找 ORz

walltsou

我是從軟體轉來的。所以對`ifdef  `else  `endif的解釋稍有不同。它們比較像C語言的#define，也就是巨集。當程式在轉成RTL時，會經過前處理去掉不必要的註解，在此階段會先作文章處理。而`ifdef  `else  `endif則在此階段作用做文章取代的動作。以此例來說若之前的文章有定義ASYNC_RESET則轉譯時只會出現always @(posedge clk or negedge rst)，另一行則被放棄。經過文章處理後的程式碼再進入RTL轉譯。若是沒有定義則以另一行取代，再進行轉譯，此時不使用negedge rst信號。也就是符合條件的是程式碼，不符合條件的當成是註解刪除。
所以`ifdef  `else  `endif會改變轉譯時的文章樣子，對於開發除錯版本特別有用。

[ 本帖最後由 walltsou 於 2007-1-19 10:12 AM 編輯 ]

hgby2209

以 ncverilog 為例

ncverilog -f list_file +define+ASYNC_RESET
2 m$ }8 O1 d! c: M  r" w& R9 |
那會定義在跟 Test Bench 相關的檔案裡, 可以如同 sakho 所述般去做 search ...

sakho

`ifdef  `else  `endif的用法其實就如masonchung大講的一樣
6 a& W& H: V" e8 A4 N7 Z4 c
# B& A; S# d5 Q/ uASYNC_RESET
可以用grep 來搜尋整個目錄
Ex: grep ASYNC_RESET *.v  或grep ASYNC_RESET *.*
9 ~1 }$ X5 P7 B; y, [& \小弟都是這樣做的啦

masonchung

這個`ifdef  `else  `endif 是用在整合不同外在條件的寫法
2 \2 ^% Q; n+ D, B% O
9 Q2 ?- u9 T0 L/ ?- e0 V, V相對的 ASYNC_RESET 會用`define 來定義, 可能在別的verilog檔案內