請問PLL的BANDWIDTH為什麼是1/10的reference frequency

evantung

個人認為, bw設1/10並不是為了穩定度的考量.
0 h" s& q8 W. C# X, a而是為了, 減少reference spur而設計的,
但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!
- r% V( p+ d& {& r/ c/ x因為這是trade off的考量, 當你BW做的愈小,
VCO的noise就會濾的愈少! reference spur也就愈小,
6 ]) s& |( C' i# i% Q所以這是要看應用再來考慮BW要做多少!

evantung

大部分的pll, 在loop filter應該都是選用passive 2 order的方式
1 Q, x5 P+ o. F1 b( o; _而且, 每個都長的差不多.
+ j3 b! g6 l4 u) r而差別就是在你的pole, zero要放在什麼位置!
你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!
至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
TSMC和T like良率一定差很多, 還有你的架構也是有點關係,
9 `# |1 w9 K, U, n' TLC tank我認為就比ring oscillator還容易不準!

evantung

monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.

: x2 j+ A; ~: J$ A& V9 l另外, 我不是指量產後的產品囉!