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[經驗交流] ASIC設計工程師如何保住飯碗?

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1#
發表於 2011-12-19 11:32:09 | 顯示全部樓層
Altera的抖動和SERDES架構專家當選IEEE會士7 n) u3 `2 ]+ L( ^2 H$ x, n
李鵬博士(Dr. Mike Peng Li)在抖動測試技術設計上的貢獻獲得肯定
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2011年12月16日,台灣——Altera公司(Nasdaq:ALTR)今日宣佈國際電機電子工程師學會(IEEE)遴選李鵬博士(Dr. Mike Peng Li)為IEEE會士。李博士在Altera負責架構與工程的研究與開發,他在抖動測試技術設計上的貢獻獲得肯定。
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李鵬博士的成就在於具體化與推進產業在現代光電元件與系統的抖動基礎科學的理解,這些技術可用於抖動的驗證與測試,以確保效能與可靠性。基於他在半導體產業的貢獻,IEEE遴選李博士成為其最高層級會員。

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2#
發表於 2011-12-19 11:32:20 | 顯示全部樓層
Altera全球營運與工程資深副總裁Bill Hata表示:「Altera培育出一種創新文化,讓我們能夠解決一些在Gigahertz與Terahertz時代所出現的最複雜工程挑戰。今日的高速、先進設備,都需要我們創造新的技術,以解決獨特的問題。李鵬博士在抖動、高速鏈路和SERDES架構領域的專業知識,讓Altera能夠推動我們產品與技術的發展,他當選為IEEE會士實在當之無愧。」8 K+ H0 h' U% ^/ l, @! Y+ |

5 {% }; q3 A7 F8 f李鵬博士一直推動高速的 I/O(HSIO)與抖動量化與測試技術的進步,突顯出數個到幾十GHz/Gbps的訊號/抖動測試/分析系統的技術發展。他一直是發展現代抖動理論與相關的模型建立和測試方法的先驅。李博士曾撰寫兩本書,有超過50多個出版品,20個已獲得與正在申請中的專利,是HSIO和抖動標準文件的主要貢獻者。這些作品都支持了快速HSIO的技術進步,為一些在測試、模型建立與抖動分析、雜訊等,並在開發需要全面性、準確的理論、模型、演算法的高速訊號與高效能的硬體與系統時,為所遇見最具挑戰性的問題,提供解決方案。
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9 d! Z# C8 M1 r8 z8 ^關於IEEE與IEEE會士等級
! v5 I6 D7 r" z+ pIEEE的會士等級,是IEEE董事會在依據某人在任何IEEE相關領域擁有傑出成就時所頒發,在任何一年所選擇的會士總數不能超過總投票成員的千分之一。IEEE會士是等級最高的成員,是科技社群所公認的殊榮,是一個重要的職業生涯成就。在2012年有329個人已經提升為IEEE會士。IEEE是引領世界為人類發展先進技術的專業協會,透過其在160個國家的385,000位成員,該協會是一個從航太系統、電腦與電信到生物醫學工程、電力和消費性電子等種類繁多領域的領導權威,如果您想了解IEEE或IEEE會士計劃的更多訊息,請瀏覽www.ieee.org
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3#
發表於 2014-6-20 09:03:13 | 顯示全部樓層
Senior Digital Design Engineer( v) V, {5 Y0 @  S0 I
  V2 A8 n  J# h3 C, q/ [. z! O9 e
公      司:A leading semiconductor company% G4 c  j1 R* |
工作地点:香港
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  f- s' ~8 R5 Q5 ]Job Responsibilities:
7 v8 w2 P8 {3 O. V9 }; F    Perform logic design, RTL coding, design verification, logic synthesis, DFT and static timing analysis
' M- D: ]* ?3 ~1 Y" W    Develop verification environment and coverage closure
6 m% f* y2 F% }# k- j; ?    Support wafer level testing and silicon evaluation
6 k: Q: ]  |* T/ P! }" J    Prepare technical documents
3 J; {; \/ U- \, I6 _6 d0 W3 m% y
+ W, h; @& A, T, PJob Requirements: % w' {' l0 ~' l6 n, W  v( L7 B8 z
    B.Sc or above in Electronic Engineering or equivalent. Applicants with postgraduate degree would be considered as an advantage; {2 _; B; u1 e# q
    5 Years or above of solid experience in one or more of the following areas: Verilog-based logic design and synthesis, constrained random    testbench with System Verilog & UVM, assertion based design verification or circuit-level SPICE simulations # m7 J+ @; W+ ^% }) l' c) {
    Knowledge of SoC and embedded system. $ Y/ J: E! x5 G/ c+ ]( i
    Knowledge of scripting languages such as Perl, TCL and Make , L- B1 F" k9 @+ Z4 Z9 N% j* @, e: N
    Candidate with less experience will be considered as Digital Design Engineer
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