ASIC設計工程師如何保住飯碗？

mister_liu

2012-06-06-明導國際今天宣佈，日立公司(Hitachi, Ltd.)已採用Olympus-SoC™ 佈局與繞線系統開發大型ASIC晶片，並已成功達成40奈米、9000萬邏輯閘設計的投片。

日立公司資訊與電信系統部門MONOZUKURI創新中心的資深總監Kazuhisa Miyamoto表示，「日立透過採用Olympus-SoC的大型展平(flat)模式功能，輕鬆達成了9000萬個邏輯閘設計的時序收斂。Olympus不僅能夠更容易、更快速達成設計收斂，還能得到更好的結果品質。明導國際與我們的研發部門保持密切溝通，每當我們遭遇困難時，都能迅速提供支援。能以Olympus-SoC成功完成投片，對我們的業務發展來說深具意義。」
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  p( w6 H0 D. K$ IOlympus-SoC佈局與繞線平台的獨特、專利架構是專為解決大型、複雜IC設計問題所開發。Olympus-SoC擁有非常精簡的資料庫，能以展平模式處理具備數千萬個邏輯閘的全晶片設計。再結合原生多角多模最佳化技術，能改善大型晶片和多模多角情況的時序和訊號完整性。此系統亦提供多電壓、低功率設計的完整支援，包括時脈樹最佳化和漏電流降低的先進演算法。Olympus-SoC繞線器也可用來處理先進製程節點的複雜設計規則檢查(DRC)和可製造性設計(DFM)需求，包括樣式比對和以優先級為基礎的(priority-based)建議規則支援。Olympus-SoC系統可與Calibre®驗證和可製造性設計(DFM)平台緊密整合，能以簽核驗證 解決設計階段的製造變異性。

+ W/ ]& ?+ F% g4 W5 Q明導國際佈局與繞線部門總經理Pravin Madhani表示，「許多以舊式架構為基礎的佈局和繞線工具，到40奈米和28奈米節點就已不敷使用，因為它們無法協助設計人員克服千萬個邏輯閘設計的複雜度，以及高效能與低功率挑戰。Olympus-SoC架構是專為因應更小幾何節點的容量、效能和低功率需求所建置。Olympus-SoC還能與Calibre緊密結合，讓設計人員建立可滿足晶圓廠所有簽核需求的“第一次就正確”設計，不再需要耗費高成本進行重覆設計。」

mister_liu

Junior Physical Design Engineer
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2 L8 ]! E$ y; Z; a" N- D1 n$ X7 p公      司： famous IC company
工作地点：北京
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9 |2 a' d" S. UPosition Tasks, Duties and Responsibilities
The ASIC Physical Design Engineer will:
        Complete third party IP integration and ensure vendor guidelines are followed.
( I) t, }5 i+ K2 A        Responsible for physical verification (DRC/LVS).
        IO ring design, fullchip floorplan.
! w0 `) @0 z8 Z3 F- r4 q        Block level implementation.
        Work with front-end engineers to resolve problems and achieve design closure.

Candidate Qualifications:
4 Z: ~, T0 N$ E  K4 |Candidate must:
" R5 G- e4 `/ E( t8 H, Q" V. D% N        Hold BSEE (MS preferred).
5 D+ F) s  G" Z6 v0 Q5 g        Have minimum of 3 years hands-on experience in full flow IC back-end physical design and verification
        Be able to complete block and chip level tapeout quality LVS and  LVS and DRC.
$ Y/ R  |; _5 w% ?9 J  ~        Have the ability to independently identify and resolve design, tool, and flow problems.
        Have related timing and physical concept.
& g- c; n: ]# R  b1 S' l$ p        Be able to design and implement physical design strategies and methodologies for deep submicron designs.
: j  |2 a  P$ a2 ~        Familiar with EDA tools.
        Familiar with Linux environments.  

/ P9 p3 A! |8 @: R  k, OAny of the following is beneficial:
        STA constraint design
& |9 A. y' s4 H       Equivalence checking ?RTL to gates, and gates to gates.