延遲n個clock的電路

netdean

我是verilog的初學者,我要如何用verilog寫一個延遲n個clock的電路,n是我自己定的個數,煩請大大幫我一下

sakho

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/ {0 l2 T2 _3 J0 m2 z# I# ^//== 下面的變數自已應該可以補上吧
5 i& T: C6 L, b9 a//==不知道有沒有什麼語法錯誤的地方
//==請各位先進不吝指教
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always @(posedge clk or negedge rst_n)begin
$ z) n$ ]1 C5 T/ z  if(!rst_n)
6 D- a) M$ I) z3 @5 }+ v- }    clk_count <= 8'h0;
  m! b: b' ^0 ^8 j1 h( m0 T  else
2 {& }8 S; b; K# G/ Y# n" r    clk_count <= clk_count + 1'b1;
% Z' C$ c+ ~/ O" s( |end

always @(reg_clk_n)begin
  case(reg_clk_n)
* [5 F6 j  m$ q: P5 x! \5 r    3'h0 : clk_dly <= clk_count[0];
% q- E! C& d% i0 A. J! |" c2 o) M8 G    3'h1 : clk_dly <= clk_count[1];
    3'h2 : clk_dly <= clk_count[2];
8 m1 w, T! G/ z( x9 A( W    3'h3 : clk_dly <= clk_count[3];
, @6 J: B: w4 W% q! o    ....
    default : clk_dly <= clk_count[0];
  endcase
2 L( x- w3 C/ Nend