延遲n個clock的電路

netdean

我是verilog的初學者,我要如何用verilog寫一個延遲n個clock的電路,n是我自己定的個數,煩請大大幫我一下

sakho

//============================
- y  p. ^+ |+ \0 w' S$ f//== 下面的變數自已應該可以補上吧
//==不知道有沒有什麼語法錯誤的地方
//==請各位先進不吝指教
4 i1 J0 q' O2 y# r% y6 I0 h5 M//============================
% i2 x$ Y% s: Q4 A: I2 dalways @(posedge clk or negedge rst_n)begin
  if(!rst_n)
. Q8 H8 X; a- ^( m3 w5 A, G    clk_count <= 8'h0;
  else
% y' w0 o* P* t& m8 N    clk_count <= clk_count + 1'b1;
end

always @(reg_clk_n)begin
  case(reg_clk_n)
    3'h0 : clk_dly <= clk_count[0];
8 m, Z9 `& R- R, `$ a% a4 |    3'h1 : clk_dly <= clk_count[1];
    3'h2 : clk_dly <= clk_count[2];
    3'h3 : clk_dly <= clk_count[3];
    ....
    default : clk_dly <= clk_count[0];
( Y- y3 U1 s. p  endcase
* q3 ^% K5 ~' W0 u5 Uend